JP3158282B2 - Pulse signal generation circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はパルス信号発生回路に係
わり、特に、パルス発生間隔を高精度に制御するものに
用いて好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse signal generating circuit, and more particularly, to a pulse signal generating circuit suitable for controlling a pulse generating interval with high precision.
【０００２】[0002]
【従来の技術】例えば、パルス幅を可変したりするため
に、入力信号を遅延させて出力するための遅延ゲートを
縦続接続して複数段設けたパルス信号発生回路が従来よ
り用いられている。従来のパルス信号発生回路は、図４
の構成図に示すように複数段の遅延ゲートＧ１〜Ｇｎ
と、複数個のマルチプレクサＭ1 〜Ｍn-1 、およびラッ
チ回路２０などにより構成されている。したがって、こ
の遅延回路の場合には遅延ゲートＧを２n 個設ける場合
は、２n −１個のマルチプレクサが必要になる。なお、
この例では８個の遅延ゲートＧ１〜Ｇ８、７個のマルチ
プレクサＭ1 〜Ｍ7、３ビット（Ｄ0 〜Ｄ2 ）のディジ
タル信号をラッチするラッチ回路２０等により遅延回路
を構成し、入力パルス信号および上記遅延回路で遅延さ
せた遅延パルス信号をＲ−Ｓフリップ・フロップ２１の
セット入力端子Ｓおよびリセット入力端子Ｒにそれぞれ
与え、所定のパルス幅を有するパルス信号を発生させる
ようにした例を示している。2. Description of the Related Art For example, a pulse signal generating circuit having a plurality of stages of cascade-connected delay gates for delaying and outputting an input signal in order to change a pulse width is conventionally used. A conventional pulse signal generation circuit is shown in FIG.
As shown in the block diagram of FIG.
And a plurality of multiplexers M 1 to M n−1 , a latch circuit 20, and the like. Therefore, in the case of this delay circuit, when 2 n delay gates G are provided, 2 n -1 multiplexers are required. In addition,
The latch circuit 20 or the like for latching the digital signal of eight delay gates G1~G8,7 multiplexers M 1 ~M 7, 3 bits in this example (D 0 ~D 2) constitute a delay circuit, the input pulse An example in which a signal and a delayed pulse signal delayed by the delay circuit are applied to a set input terminal S and a reset input terminal R of an RS flip-flop 21 to generate a pulse signal having a predetermined pulse width. Is shown.
【０００３】このように構成された図４の遅延回路にお
いては、ラッチ回路２０から制御信号Ｓ0 〜Ｓ6 を出力
して各マルチプレクサＭ1 〜Ｍ7 の動作を制御すること
により、入力端子ＩＮ、ＩＮＢから与えられる信号を所
定の時間だけ遅延させるようにしている。このため、各
遅延ゲートから出力端子Ｑ1 までの間に、ｎ個のマルチ
プレクサを通過するために固定遅延量が累積されて増加
し、形成可能な最小パルス幅が大きくなってしまう。ま
た、通過するマルチプレクサの数が多くなればなるほど
マルチプレクサＭ1 〜Ｍ7 による遅延誤差が積算される
ことになるので、遅延特性の単調性が損なわれてしまう
欠点があった。[0003] In the delay circuit of FIG. 4 configured as described above, the control signals S 0 to S 6 are output from the latch circuit 20 to control the operation of each of the multiplexers M 1 to M 7 , thereby providing the input terminal IN. , INB are delayed by a predetermined time. Therefore, during the period from the delay gates to the output terminal Q 1, it increased the n fixed delay to pass multiplexer is accumulated, the minimum pulse width that can be formed is increased. Also, it means that the delay error by number The more multiplexers M 1 ~M 7 multiplexer passes are integrated, there is a problem that monotonicity delay characteristic is impaired.
【０００４】[0004]
【発明が解決しようとする課題】このような問題を解決
してパルス幅精度およびパルス幅の単調性を向上させる
とともに、形成可能な最小パルス幅を小さくできるよう
にするために、図５に示すように、上記複数段の遅延ゲ
ートＧ１，Ｇ２，Ｇ３・・・の各段に一対のトランジス
タＴｒよりなる差動増幅器ＤＡ1,ＤＡ2,ＤＡ3 ・・・を
設けている。そして、各差動増幅器の一対の差動増幅用
トランジスタＴｒの各出力を共通に導出し、カスコード
接続されているアンプ７に与え、上記カスコードアンプ
７を構成する一対の差動増幅用トランジスタ７ａ，７ｂ
をオン・オフ動作させるようにしている。なお、これら
のトランジスタ７ａ，７ｂの出力端子に抵抗器Ｒ１，Ｒ
２がそれぞれ接続されている。In order to solve the above problems and improve the pulse width accuracy and the monotonicity of the pulse width, and to reduce the minimum pulse width that can be formed, FIG. as it is provided with the differential amplifier DA 1, DA 2, DA 3 ··· consisting pair of transistors Tr to each stage of the plural stages of delay gates G1, G2, G3 · · ·. Then, the respective outputs of the pair of differential amplification transistors Tr of each differential amplifier are commonly derived and applied to the cascode-connected amplifier 7, and the pair of differential amplification transistors 7a, 7b
Are turned on and off. The output terminals of these transistors 7a, 7b are connected to resistors R1, R
2 are connected to each other.
【０００５】したがって、与えられた遅延条件に応じて
スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３・・・を選択的に
動作させることにより、上記複数の差動増幅器ＤＡ1,Ｄ
Ａ2,ＤＡ3 ・・・のいずれか一つを動作させると、上記
入力信号を所定の時間だけ極めて高精度に遅延させた信
号ＯＵＴおよびＯＵＴＢが上記一対の差動増幅用トラン
ジスタ７ａ，７ｂの出力端子から得られる。Therefore, by selectively operating the switch circuits SW1, SW2, SW3,... In accordance with a given delay condition, the plurality of differential amplifiers DA1 , D
When A 2, DA 3 to operate one of ..., signals delayed in extremely high precision the input signal by a predetermined time OUT and OUTB are the pair of differential amplifier transistors 7a, 7b of Obtained from the output terminal.
【０００６】しかし、このようにして入力信号を遅延さ
せると、超高速で動作させたときにジッタが発生してし
まう問題がある。すなわち、図５の回路においてスイッ
チ回路ＳＷｎが“Ｈ”で、遅延ゲートＧｎの出力を選択
している場合を考える。この状態において入力端子にパ
ルスが入り、端子ＩＮが“Ｌ”→“Ｈ”になったとする
と、遅延ゲートＧ１の伝搬遅延時間後に差動増幅器ＤＡ
1 を構成するトランジスタＴｒ11のベース電圧は、
“Ｌ”→“Ｈ”になる。そして、各差動増幅器ＤＡ2,Ｄ
Ａ3 ・・・を構成するトランジスタＴｒ21、Ｔｒ31・・
・Ｔｒn1のベース電圧は、順次“Ｌ”→“Ｈ”になる。
この場合、他方のトランジスタＴｒ12、Ｔｒ22・・・Ｔ
ｒn2の各ベース電圧は、“Ｈ”→“Ｌ”になる。However, when the input signal is delayed in this manner, there is a problem that jitter is generated when the input signal is operated at a very high speed. That is, consider the case where the switch circuit SWn is “H” and the output of the delay gate Gn is selected in the circuit of FIG. In this state, if a pulse is input to the input terminal and the terminal IN changes from “L” to “H”, the differential amplifier DA is delayed after the propagation delay time of the delay gate G1.
Base voltage of the transistor Tr 11 constituting the 1,
“L” → “H”. Then, each differential amplifier DA2 , D
Transistor Tr 21 that make up the A 3 ···, Tr 31 ··
-The base voltage of Tr n1 sequentially changes from "L" to "H".
In this case, the other transistors Tr 12 , Tr 22 ... T
Each base voltage of rn2 changes from “H” to “L”.
【０００７】各トランジスタＴｒの遷移時において、そ
れぞれのトランジスタＴｒのベース・コレクタのジャン
クション容量を充電する電流が、これらの各トランジス
タＴｒにカスコード接続されているアンプ７に流れるの
で、それが出力信号ＯＵＴおよびＯＵＴＢにノイズとし
て現れることになる。例えば、スイッチ回路ＳＷｎによ
りＤＡｎが選択されている状態において、入力されたパ
ルスがｎ段のディレイ回路を通過した後、出力信号がカ
スコードアンプ７に出力されようとしているとき、別の
パルスが入力端子に入力されると、それが各トランジス
タＴｒの寄生容量を通してカスコード接続されているア
ンプ７を介して抵抗器Ｒ１、Ｒ２に流れる。このため、
Ｃ点およびＣＢ点にノイズが発生し、このノイズが上記
カスコードアンプ７の出力波形に乗ってしまう。これに
より、出力端子ＯＵＴ、ＯＵＴＢから出力される信号波
形にジッタが発生してしまう不都合があった。At the time of transition of each transistor Tr, a current for charging the junction capacitance of the base and collector of each transistor Tr flows to the amplifier 7 cascode-connected to each transistor Tr. And OUTB as noise. For example, in a state where DAn is selected by the switch circuit SWn, when an output signal is going to be output to the cascode amplifier 7 after an input pulse has passed through the n-stage delay circuit, another pulse is input to the input terminal. , Flows to the resistors R1 and R2 through the cascode-connected amplifier 7 through the parasitic capacitance of each transistor Tr. For this reason,
Noise is generated at points C and CB, and this noise appears on the output waveform of the cascode amplifier 7. As a result, there is an inconvenience that jitter occurs in signal waveforms output from the output terminals OUT and OUTB.
【０００８】このようなジッタが発生する理由を図６〜
図８に従って説明する。図６および図７は、入力端子Ｉ
Ｎ，ＩＮＢに信号が入ったときのＡ点、ＡＢ点、Ｃ点、
ＣＢ点の電圧波形を示したもので、図７は８００ｐＳ付
近の部分の拡大図である。これらの図において、Ｉは第
１の電圧目盛りを示し、Ａ点、ＡＢ点の電位がこの電圧
目盛りで表されている。また、IIは第２の電圧目盛りを
示し、Ｃ点、ＣＢ点の電位がこの電圧目盛りで表されて
いる。The reason why such jitter occurs is shown in FIGS.
This will be described with reference to FIG. FIG. 6 and FIG.
A point, AB point, C point when a signal enters N, INB,
FIG. 7 is an enlarged view of a portion near 800 pS, showing a voltage waveform at point CB. In these figures, I indicates a first voltage scale, and the potentials at points A and AB are represented by this voltage scale. II indicates a second voltage scale, and the potentials at points C and CB are represented by this voltage scale.
【０００９】図６および図７から明らかなように、信号
が入力されると８００ｐＳ付近で約１２ｍＶ程度のノイ
ズＮが発生する。このようなノイズが発生すると、図８
の波形図に示すように信号の振幅値が正常値とは異なっ
てしまうので、信号の極性が反転する際にΔｔの時間遅
れとなりジッタが生じる。なお、タイミングのずれた信
号が各ゲートに入るに従ってセンスアンプ入力部の波形
は平均化され、出力波形にはノイズが殆ど現れなくな
る。本発明は上述の問題点に鑑み、形成可能な最小パル
ス幅を小さくできるようにするとともに、超高速で動作
させてもジッタが発生しないようにすることを目的とす
る。As is apparent from FIGS. 6 and 7, when a signal is input, a noise N of about 12 mV is generated near 800 pS. When such noise occurs, FIG.
Since the amplitude value of the signal is different from the normal value as shown in the waveform diagram of FIG. 7, when the polarity of the signal is inverted, a time delay of Δt occurs and jitter occurs. The waveform of the input section of the sense amplifier is averaged as the delayed signal enters each gate, and almost no noise appears in the output waveform. SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to reduce the minimum pulse width that can be formed and to prevent jitter from occurring even when operating at an ultra-high speed.
【００１０】[0010]
【課題を解決するための手段】本発明のパルス信号発生
回路は、入力端子に与えられた入力信号を遅延させるた
めに互いに縦続接続されて設けられた複数段の遅延ゲー
トと、上記遅延ゲートを通過した信号を所定のタイミン
グで導出するために上記複数段の遅延ゲートの各段の間
にそれぞれ接続された第１の差動接続回路と、上記第１
の差動接続回路から出力される信号をカスコードアンプ
に共通に供給するために設けられた第１および第２の入
力線と、上記第１の差動接続回路を構成する一対のトラ
ンジスタのそれぞれに与えられる入力信号と同じ入力信
号が与えられる一対のトランジスタを有し、これらのト
ランジスタの出力が上記第１の差動接続回路のトランジ
スタとは逆の極性となるように上記第１および第２の入
力線に接続されている第２の差動接続回路とを具備して
いる。A pulse signal generating circuit according to the present invention comprises a plurality of stages of delay gates connected in cascade with each other for delaying an input signal applied to an input terminal; A first differential connection circuit connected between the respective stages of the plurality of delay gates for deriving the passed signal at a predetermined timing;
The first and second input lines provided to commonly supply signals output from the differential connection circuit to the cascode amplifier, and a pair of transistors constituting the first differential connection circuit, respectively. A pair of transistors to which the same input signal as the input signal is applied, wherein the first and second transistors have a polarity opposite to that of the transistor of the first differential connection circuit. A second differential connection circuit connected to the input line.
【００１１】[0011]
【作用】第２の差動接続回路を設け、セレクトされてい
ない第１の差動接続回路を構成する一対のトランジスタ
のベース・コレクタのジャンクション容量を充放電する
電流と同じ大きさで流れる方向が逆の電流を、上記第２
の差動接続回路を構成する一対のトランジスタを介して
上記第１および第２の入力線に流して相互に打ち消し合
うようにし、パルスが入力されたときにセレクトされて
いない第１の差動接続回路を構成する一対のトランジス
タのベース・コレクタのジャンクション容量を充放電す
る電流がカスコードアンプに流れないようにする。A second differential connection circuit is provided, and the direction in which the current flows in the same magnitude as the current for charging / discharging the junction capacitance of the base and collector of a pair of transistors constituting the first differential connection circuit that is not selected is used. The reverse current is applied to the second
To the first and second input lines via a pair of transistors constituting the differential connection circuit to cancel each other out, and the first differential connection which is not selected when a pulse is input. A current for charging and discharging the junction capacitance of the base and collector of a pair of transistors constituting a circuit is prevented from flowing to the cascode amplifier.
【００１２】[0012]
【実施例】図１は、本発明の一実施例を示すパルス信号
発生回路の回路図である。図１から明らかなように、本
実施例のパルス信号発生回路は遅延ゲートＧと遅延ゲー
トＧとの間に、第１の差動接続回路１と第２の差動接続
回路２との二つを介設している。第１の差動接続回路１
は、互いに差動接続された一対のトランジスタ１ａ，１
ｂと、セレクタ３によって選択された所定のタイミング
でオン動作するスイッチング用トランジスタ１ｃとから
なり、入力された信号を出力端子ＯＵＴ，ＯＵＴＢに送
出するために設けられている。FIG. 1 is a circuit diagram of a pulse signal generating circuit according to an embodiment of the present invention. As is clear from FIG. 1, the pulse signal generating circuit according to the present embodiment has a first differential connection circuit 1 and a second differential connection circuit 2 between the delay gates G. Is interposed. First differential connection circuit 1
Are a pair of transistors 1a, 1
b, and a switching transistor 1c that is turned on at a predetermined timing selected by the selector 3, and is provided for transmitting an input signal to the output terminals OUT and OUTB.
【００１３】一方、第２の差動接続回路２は、上述した
ノイズを低減するために配設されているもので、上記第
１の差動接続回路１と同様に一対のトランジスタ２ａ，
２ｂが差動接続されるとともに、上記スイッチング用ト
ランジスタ１ｃに対応するトランジスタ２ｃがこれら一
対のトランジスタ２ａ，２ｂに接続されて構成されてい
る。上記トランジスタ２ｃは、そのエミッタとベースと
が直接接続されていて、常にオフ状態となっている。On the other hand, the second differential connection circuit 2 is provided to reduce the above-mentioned noise, and a pair of transistors 2a, 2a,
2b are differentially connected, and a transistor 2c corresponding to the switching transistor 1c is connected to the pair of transistors 2a and 2b. The transistor 2c has an emitter and a base directly connected, and is always off.
【００１４】このように構成された第１の差動接続回路
１および第２の差動接続回路２は、対応するトランジス
タ１ａ，１ｂおよび２ａ，２ｂの各コレクタから出力さ
れる出力の極性が、互いに逆極性となるようにカスコー
ドアンプ７の入力線Ｑ／ＱＢにそれぞれ接続されてい
る。すなわち、ベースが共通に接続されている第１のト
ランジスタ１ａ，２ａについて見れば、トランジスタ１
ａが入力線Ｑに接続されるとともに、トランジスタ２ａ
が入力線ＱＢに接続されている。また、もう一方の対応
するトランジスタ１ｂ，２ｂの場合は、トランジスタ１
ｂが入力線ＱＢに接続されるとともに、トランジスタ２
ｂが入力線Ｑに接続されている。In the first differential connection circuit 1 and the second differential connection circuit 2 configured as described above, the polarity of the output output from the collectors of the corresponding transistors 1a, 1b and 2a, 2b is They are connected to the input lines Q / QB of the cascode amplifier 7 so that they have opposite polarities. That is, as for the first transistors 1a and 2a whose bases are commonly connected, the transistor 1
a is connected to the input line Q and the transistor 2a
Are connected to the input line QB. In the case of the other corresponding transistors 1b and 2b, the transistor 1b
b is connected to the input line QB and the transistor 2
b is connected to the input line Q.
【００１５】本実施例のパルス信号発生回路は、上述し
たように第１および第２の差動接続回路１、２における
各トランジスタの内、対応するトランジスタの出力が逆
極性となるようにカスコードアンプ７の入力線Ｑ／ＱＢ
にそれぞれ接続しているので、入力端子ＩＮ，ＩＮＢに
パルスが入った場合、ベース電圧が“Ｌ”→“Ｈ”に変
化するトランジスタと、“Ｈ”→“Ｌ”に変化するトラ
ンジスタとが一本の入力線に同じ数だけ共通に接続され
ていることになる。このため、遷移時において各トラン
ジスタのジャンクション容量を充放電する電流は互いに
キャンセルされる。したがって、図２の特性図および図
３の拡大特性図に示すように、出力端子ＣＢにはノイズ
Ｎが現れない。このため、図８において説明した遅れ時
間Δｔが発生する不都合を確実に防止することができ
る、超高速のディレーラインにおいてランダムパルスが
入力されてもジッタが発生しないようにすることができ
る。As described above, the pulse signal generating circuit of the present embodiment employs a cascode amplifier such that the output of the corresponding transistor among the transistors in the first and second differential connection circuits 1 and 2 has the opposite polarity. 7 input lines Q / QB
When a pulse is applied to the input terminals IN and INB, there is one transistor whose base voltage changes from “L” to “H” and one transistor whose base voltage changes from “H” to “L”. It means that the same number is commonly connected to the input lines. For this reason, at the time of transition, currents for charging and discharging the junction capacitance of each transistor are canceled each other. Therefore, as shown in the characteristic diagram of FIG. 2 and the enlarged characteristic diagram of FIG. 3, no noise N appears at the output terminal CB. For this reason, it is possible to reliably prevent the inconvenience of generating the delay time Δt described with reference to FIG. 8, and it is possible to prevent jitter from occurring even when a random pulse is input to an ultra-high-speed delay line.
【００１６】[0016]
【発明の効果】本発明は上述したように、入力信号を遅
延させるための遅延ゲートを縦続接して複数段設け、上
記遅延ゲートと遅延ゲートとの間に信号を導出するため
の第１の差動接続回路を接続するとともに、上記第１の
差動接続回路と同じような構成の第２の差動接続回路を
設け、遷移時において各トランジスタのジャンクション
容量を充放電する電流が互いにキャンセルするようにし
たので、出力パルス信号の形成開始から終了までの時間
を非常に高精度に制御することができるとともに、パル
ス幅の精度を大幅に向上させることができ、しかも上記
第１の差動接続回路を構成するトランジスタのベース・
コレクタ間のジャンクション容量を充放電する電流によ
るノイズがメイン信号に加算されないようにすることが
できる。したがって、ランダムなパルス信号が入力され
てもそれによってジッタが発生しないようにすることが
できる。As described above, according to the present invention, a plurality of stages of delay gates for delaying an input signal are provided in cascade, and a first difference for deriving a signal between the delay gates is provided. And a second differential connection circuit having a configuration similar to that of the first differential connection circuit, so that currents for charging and discharging the junction capacitance of each transistor during a transition cancel each other. Therefore, the time from the start to the end of the formation of the output pulse signal can be controlled with extremely high accuracy, the accuracy of the pulse width can be greatly improved, and the first differential connection circuit can be controlled. The base of the transistor that constitutes
Noise caused by current for charging and discharging the junction capacitance between the collectors can be prevented from being added to the main signal. Therefore, even if a random pulse signal is input, it is possible to prevent the occurrence of jitter.
【図１】本発明の一実施例を示す要部回路図である。FIG. 1 is a main part circuit diagram showing one embodiment of the present invention.
【図２】パルスが入力されたときの各部の電圧を示す波
形図である。FIG. 2 is a waveform diagram showing voltages of respective units when a pulse is input.
【図３】図２の波形図の特徴部分を説明するための波形
図である。FIG. 3 is a waveform chart for explaining a characteristic portion of the waveform chart of FIG. 2;
【図４】従来のパルス信号発生回路の一例を示す回路構
成図である。FIG. 4 is a circuit diagram showing an example of a conventional pulse signal generation circuit.
【図５】図４のパルス信号発生回路の欠点を解決したパ
ルス信号発生回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a pulse signal generation circuit that has solved the disadvantages of the pulse signal generation circuit of FIG. 4;
【図６】図５のパルス信号発生回路の各部の電圧を示す
波形図である。FIG. 6 is a waveform chart showing voltages of respective parts of the pulse signal generation circuit of FIG. 5;
【図７】図６の波形図の特徴部分を説明するための波形
図である。FIG. 7 is a waveform chart for explaining a characteristic portion of the waveform chart of FIG. 6;
【図８】ノイズにより発生する時間遅れを説明するため
の波形図である。FIG. 8 is a waveform diagram for explaining a time delay caused by noise.
【符号の説明】 １ 第１の差動接続回路 ２ 第２の差動接続回路 ３ セレクタ ７ カスコードアンプ ＩＮ 入力端子 ＩＮＢ 入力端子 Ｑ 第１の信号入力線 ＱＢ 第２の信号入力線 Ｎ ノイズ[Description of Signs] 1 First differential connection circuit 2 Second differential connection circuit 3 Selector 7 Cascode amplifier IN input terminal INB input terminal Q First signal input line QB Second signal input line N Noise
フロントページの続き (56)参考文献 特開 平４−17410（ＪＰ，Ａ) 特開 平４−72910（ＪＰ，Ａ) 特開 平１−170113（ＪＰ，Ａ) 特開 平２−39720（ＪＰ，Ａ) 特開 昭63−31214（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13 Continuation of front page (56) References JP-A-4-17410 (JP, A) JP-A-4-72910 (JP, A) JP-A-1-170113 (JP, A) JP-A-2-39720 (JP) , A) JP-A-63-31214 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03K 5/13
Claims (1)
るために互いに縦続接続されて設けられた複数段の遅延
ゲートと、上記遅延ゲートを通過した信号を所定のタイ
ミングで導出するために上記複数段の遅延ゲートの各段
の間にそれぞれ接続された第１の差動接続回路と、上記
第１の差動接続回路から出力される信号をカスコードア
ンプに共通に供給するために設けられた第１および第２
の入力線と、上記第１の差動接続回路を構成する一対の
トランジスタのそれぞれに与えられる入力信号と同じ入
力信号が与えられる一対のトランジスタを有し、これら
のトランジスタの出力が上記第１の差動接続回路のトラ
ンジスタとは逆の極性となるように上記第１および第２
の入力線に接続されている第２の差動接続回路とを具備
することを特徴とするパルス信号発生回路。A plurality of delay gates provided in cascade with each other for delaying an input signal applied to an input terminal; and a delay gate for deriving a signal passing through the delay gate at a predetermined timing. A first differential connection circuit connected between the respective stages of the plurality of delay gates, and a signal output from the first differential connection circuit are commonly provided to the cascode amplifier. First and second
And a pair of transistors to which the same input signal as the input signal to each of the pair of transistors constituting the first differential connection circuit is provided, and the output of these transistors is the first signal. The first and second transistors are connected so as to have the opposite polarities to the transistors of the differential connection circuit.
And a second differential connection circuit connected to the input line of (1).
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| GB9412110A GB2277843B (en) | 1990-12-10 | 1991-12-10 | Cascode circuits |
| US07/959,682 US5243240A (en) | 1990-12-10 | 1992-10-13 | Pulse signal generator having delay stages and feedback path to control delay time |
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1990
- 1990-12-10 JP JP40977090A patent/JP3158282B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04213214A (en) | 1992-08-04 |
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