JPH0514150A - 可変遅延装置 - Google Patents
可変遅延装置Info
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- JPH0514150A JPH0514150A JP3158983A JP15898391A JPH0514150A JP H0514150 A JPH0514150 A JP H0514150A JP 3158983 A JP3158983 A JP 3158983A JP 15898391 A JP15898391 A JP 15898391A JP H0514150 A JPH0514150 A JP H0514150A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Networks Using Active Elements (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【構成】 補正回路１４の可変遅延線３０および３２か
らの出力信号ＲおよびＶに基づいて、リニアリティ検出
器３４から可変遅延回路１２に、可変遅延線１６の制御
特性が実質的にリニアになるような出力信号ＶL が出力
される。出力信号ＲおよびＶは可変範囲検出器３６にも
与えられ、その出力に基づいて基準レベル発生基準３８
から可変遅延回路１２に、可変遅延線１６の可変範囲が
一定となるような出力信号Ｖr が出力される。出力信号
ＶL は可変量制御信号Ｖd を変換する非線形回路２２の
入出力特性を決定し、出力信号Ｖr は加算器２４によっ
て非線形回路２２の出力信号と加算されて可変遅延線１
６に与えられる。 【効果】 Ｃ−ＭＯＳインバータを用いた可変遅延装置
であっても、可変範囲が一定でかつリニアな特性を得る
ことができる。
らの出力信号ＲおよびＶに基づいて、リニアリティ検出
器３４から可変遅延回路１２に、可変遅延線１６の制御
特性が実質的にリニアになるような出力信号ＶL が出力
される。出力信号ＲおよびＶは可変範囲検出器３６にも
与えられ、その出力に基づいて基準レベル発生基準３８
から可変遅延回路１２に、可変遅延線１６の可変範囲が
一定となるような出力信号Ｖr が出力される。出力信号
ＶL は可変量制御信号Ｖd を変換する非線形回路２２の
入出力特性を決定し、出力信号Ｖr は加算器２４によっ
て非線形回路２２の出力信号と加算されて可変遅延線１
６に与えられる。 【効果】 Ｃ−ＭＯＳインバータを用いた可変遅延装置
であっても、可変範囲が一定でかつリニアな特性を得る
ことができる。
Description
【０００１】
【産業上の利用分野】この発明は可変遅延線に関し、特
にたとえばアナログＩＣ化遅延線として用いられる、可
変遅延装置に関する。
にたとえばアナログＩＣ化遅延線として用いられる、可
変遅延装置に関する。
【０００２】
【従来の技術】従来より、可変遅延装置には、Ｃ−ＭＯ
Ｓインバータを用いて構成されるものである。Ｃ−ＭＯ
Ｓインバータは、１段につき数ｎｓｅｃ程度の伝達遅延
時間を有しており、このＣ−ＭＯＳインバータの段数を
増やせば、接続された段数分だけの遅延時間が得られ
る。このＣ−ＭＯＳインバータの遅延時間は、Ｃ−ＭＯ
Ｓインバータに与えられる駆動電圧によって調整され、
一般に、駆動電圧と遅延時間との関係を示す制御特性
は、図６に示すような非線形特性となる。
Ｓインバータを用いて構成されるものである。Ｃ−ＭＯ
Ｓインバータは、１段につき数ｎｓｅｃ程度の伝達遅延
時間を有しており、このＣ−ＭＯＳインバータの段数を
増やせば、接続された段数分だけの遅延時間が得られ
る。このＣ−ＭＯＳインバータの遅延時間は、Ｃ−ＭＯ
Ｓインバータに与えられる駆動電圧によって調整され、
一般に、駆動電圧と遅延時間との関係を示す制御特性
は、図６に示すような非線形特性となる。
【０００３】
【発明が解決しようとする課題】このような可変遅延装
置では、温度や素子のばらつきなどによって制御特性が
大きく変動するので制御が困難となり、可変遅延装置の
特性が安定しないという問題点があった。それゆえに、
この発明の主たる目的は、その特性が安定する、可変遅
延線を提供することである。
置では、温度や素子のばらつきなどによって制御特性が
大きく変動するので制御が困難となり、可変遅延装置の
特性が安定しないという問題点があった。それゆえに、
この発明の主たる目的は、その特性が安定する、可変遅
延線を提供することである。
【０００４】
【課題を解決するための手段】この発明は、Ｃ−ＭＯＳ
インバータを用いた第１の可変遅延線を含む可変遅延回
路、および可変遅延回路の制御特性のリニアリティおよ
び可変範囲をそれぞれ制御する第１および第２の出力を
可変遅延回路に与える補正回路を備える、可変遅延装置
である。
インバータを用いた第１の可変遅延線を含む可変遅延回
路、および可変遅延回路の制御特性のリニアリティおよ
び可変範囲をそれぞれ制御する第１および第２の出力を
可変遅延回路に与える補正回路を備える、可変遅延装置
である。
【０００５】
【作用】補正回路の第２および第３の可変遅延線からの
出力に基づいて、リニアリティ検出手段から第１の非線
形回路に、第１の可変遅延線の制御特性が実質的にリニ
アになるような第１の出力が与えられる。第１の出力に
よって、第１の非線形回路の入出力特性が変化し、第１
の非線形回路に与えられる第１の制御信号を変換した出
力が第１の加算器に与えられる。第２および第３の可変
遅延線からの出力に基づいて、基準レベル発生手段から
第１の加算器に、第１の可変遅延線の可変範囲が一定と
なるような第２の出力が与えられる。第１の加算器で第
１の非線形回路からの出力と第２の出力とが加算されて
第１の可変遅延線に与えられる。したがって、第１の可
変遅延線すなわち可変遅延回路の制御特性のリニアリテ
ィが良好になり可変範囲が一定となる。
出力に基づいて、リニアリティ検出手段から第１の非線
形回路に、第１の可変遅延線の制御特性が実質的にリニ
アになるような第１の出力が与えられる。第１の出力に
よって、第１の非線形回路の入出力特性が変化し、第１
の非線形回路に与えられる第１の制御信号を変換した出
力が第１の加算器に与えられる。第２および第３の可変
遅延線からの出力に基づいて、基準レベル発生手段から
第１の加算器に、第１の可変遅延線の可変範囲が一定と
なるような第２の出力が与えられる。第１の加算器で第
１の非線形回路からの出力と第２の出力とが加算されて
第１の可変遅延線に与えられる。したがって、第１の可
変遅延線すなわち可変遅延回路の制御特性のリニアリテ
ィが良好になり可変範囲が一定となる。
【０００６】
【発明の効果】この発明によれば、補正回路からの第１
および第２の出力によって、可変遅延回路の制御特性の
リニアリティを良好にしかつ温度等に依存せず常に一定
した可変範囲を容易に得ることができるので、Ｃ−ＭＯ
Ｓインバータを用いた可変遅延装置であっても可変範囲
が一定であり、安定した特性を得ることができる。
および第２の出力によって、可変遅延回路の制御特性の
リニアリティを良好にしかつ温度等に依存せず常に一定
した可変範囲を容易に得ることができるので、Ｃ−ＭＯ
Ｓインバータを用いた可変遅延装置であっても可変範囲
が一定であり、安定した特性を得ることができる。
【０００７】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例の可変遅延装置
１０は、可変回路１２および補正回路１４を含む。可変
遅延回路１２は、Ｃ−ＭＯＳインバータを用いた可変遅
延線１６を含み、可変遅延線１６は端子１８から入力さ
れた任意の信号を所望の時間遅延させて端子２０に出力
する。可変遅延線１６の遅延時間は、非線形回路２２か
らの出力信号と補正回路１４からの出力信号Ｖr とを加
算器２４で加算して得られた出力信号すなわち駆動電圧
によって制御される。非線形回路２２には、端子２６か
らの任意の可変量制御信号Ｖd と補正回路１４からの出
力信号ＶL が与えられる。制御信号Ｖd の振幅は、後述
する制御信号Ｖa の振幅と等しい。
１０は、可変回路１２および補正回路１４を含む。可変
遅延回路１２は、Ｃ−ＭＯＳインバータを用いた可変遅
延線１６を含み、可変遅延線１６は端子１８から入力さ
れた任意の信号を所望の時間遅延させて端子２０に出力
する。可変遅延線１６の遅延時間は、非線形回路２２か
らの出力信号と補正回路１４からの出力信号Ｖr とを加
算器２４で加算して得られた出力信号すなわち駆動電圧
によって制御される。非線形回路２２には、端子２６か
らの任意の可変量制御信号Ｖd と補正回路１４からの出
力信号ＶL が与えられる。制御信号Ｖd の振幅は、後述
する制御信号Ｖa の振幅と等しい。
【０００９】補正回路１４は、端子２８からの入力信号
Ｖinを共通する可変遅延線３０および３２を含む。可変
遅延線３０および３２は、それぞれＣ−ＭＯＳインバー
タを用いて、可変遅延線１２と等しく構成され、可変遅
延線１２，３０および３２は、それぞれ図６に示す制御
特性を有する。可変遅延線３０の出力信号Ｒおよび可変
遅延線３２の出力信号Ｖは、それぞれリニアリティ検出
器３４および可変範囲検出器３６に入力される。可変範
囲検出器３６の誤差信号ＶP は基準レベル発生器３８に
出力される。図１の１点鎖線４０で囲まれた部分は、た
とえば図２に示すように構成される。すなわち、リニア
リティ検出器３４は、可変遅延線３０の出力信号Ｒおよ
び可変遅延線３２の出力信号Ｖを位相比較器４２で位相
比較した後、得られた遅れ時間検出信号および進み時間
検出信号のパルス幅を比較器４４で比較する。そして、
そのパルス幅に応じた信号をローパスフィルタ４６を通
して出力信号ＶL として出力する。また、可変範囲検出
器３６は、出力信号ＲおよびＶを位相比較器４２で位相
比較して得られた遅れ時間検出信号および進み時間検出
信号を加算器４８で加算して、可変範囲検出信号として
比較器５０に入力する。そして、比較器５０で、予め設
定された可変範囲Ｔｄを有する基準信号Ｖre f と比較し
てその誤差信号をローパスフィルタ５２を通して、誤差
信号ＶP として基準レベル発生器３８に出力する。基準
レベル発生器３８では、入力された誤差信号ＶP を適当
な直流レベルの出力信号Ｖr に変換して出力する。
Ｖinを共通する可変遅延線３０および３２を含む。可変
遅延線３０および３２は、それぞれＣ−ＭＯＳインバー
タを用いて、可変遅延線１２と等しく構成され、可変遅
延線１２，３０および３２は、それぞれ図６に示す制御
特性を有する。可変遅延線３０の出力信号Ｒおよび可変
遅延線３２の出力信号Ｖは、それぞれリニアリティ検出
器３４および可変範囲検出器３６に入力される。可変範
囲検出器３６の誤差信号ＶP は基準レベル発生器３８に
出力される。図１の１点鎖線４０で囲まれた部分は、た
とえば図２に示すように構成される。すなわち、リニア
リティ検出器３４は、可変遅延線３０の出力信号Ｒおよ
び可変遅延線３２の出力信号Ｖを位相比較器４２で位相
比較した後、得られた遅れ時間検出信号および進み時間
検出信号のパルス幅を比較器４４で比較する。そして、
そのパルス幅に応じた信号をローパスフィルタ４６を通
して出力信号ＶL として出力する。また、可変範囲検出
器３６は、出力信号ＲおよびＶを位相比較器４２で位相
比較して得られた遅れ時間検出信号および進み時間検出
信号を加算器４８で加算して、可変範囲検出信号として
比較器５０に入力する。そして、比較器５０で、予め設
定された可変範囲Ｔｄを有する基準信号Ｖre f と比較し
てその誤差信号をローパスフィルタ５２を通して、誤差
信号ＶP として基準レベル発生器３８に出力する。基準
レベル発生器３８では、入力された誤差信号ＶP を適当
な直流レベルの出力信号Ｖr に変換して出力する。
【００１０】そして、リニアリティ検出器３４からの出
力信号ＶL が、非線形回路２２，５４および５６に出力
され、その入出力特性を変化させる。したがって、非線
形回路５４および５６に、それぞれ端子５８および６０
から出力される可変量制御信号ＶA およびＶa が変換さ
れ、出力信号ＶA ´およびＶa ´として、加算器６２お
よび６４に出力される。加算器６２および６４には、そ
れぞれ基準レベル発生器３８から出力信号Ｖr が入力さ
れるので、加算器６２からは出力信号ＶA ´と誤差信号
Ｖr とを加算して可変遅延線３０に出力し、加算器６４
からは出力信号Ｖa ´と出力信号Ｖr とを加算して可変
遅延線３２に出力する。
力信号ＶL が、非線形回路２２，５４および５６に出力
され、その入出力特性を変化させる。したがって、非線
形回路５４および５６に、それぞれ端子５８および６０
から出力される可変量制御信号ＶA およびＶa が変換さ
れ、出力信号ＶA ´およびＶa ´として、加算器６２お
よび６４に出力される。加算器６２および６４には、そ
れぞれ基準レベル発生器３８から出力信号Ｖr が入力さ
れるので、加算器６２からは出力信号ＶA ´と誤差信号
Ｖr とを加算して可変遅延線３０に出力し、加算器６４
からは出力信号Ｖa ´と出力信号Ｖr とを加算して可変
遅延線３２に出力する。
【００１１】動作において、補正回路１４の端子２８に
は、図３に示すような入力信号Ｖinが入力され、端子５
８および６０には、それぞれ制御信号ＶA およびＶa が
入力される。入力信号Ｖin，制御信号ＶA およびＶ
a は、それぞれ補正回路１４用の信号である。制御信号
ＶA とＶa とは、Ｖa ＝ＶA ±ΔＶの関係があり、制御
信号Ｖa は制御信号ＶAを中心として、正負対称にΔＶ
の振幅で振動する矩形波である。制御信号Ｖa の平均値
が制御信号ＶA となり、また、ΔＶの大きさは、可変範
囲すなわち可変遅延装置１０の用途に応じて決定され
る。
は、図３に示すような入力信号Ｖinが入力され、端子５
８および６０には、それぞれ制御信号ＶA およびＶa が
入力される。入力信号Ｖin，制御信号ＶA およびＶ
a は、それぞれ補正回路１４用の信号である。制御信号
ＶA とＶa とは、Ｖa ＝ＶA ±ΔＶの関係があり、制御
信号Ｖa は制御信号ＶAを中心として、正負対称にΔＶ
の振幅で振動する矩形波である。制御信号Ｖa の平均値
が制御信号ＶA となり、また、ΔＶの大きさは、可変範
囲すなわち可変遅延装置１０の用途に応じて決定され
る。
【００１２】初期状態として、非線形回路２２，５４お
よび５６に入力されるリニアリティ検出器３６からの出
力信号ＶL をＶL ＝０とする。ここで、非線形回路２
２，５４および５６の入出力特性が図４で示されるとす
ると、ＶL ＝０の場合には、入出力特性は原点を通る正
比例の直線６６で示される。したがって、非線形回路５
４および５６のそれぞれの入力信号ＶA およびＶa がそ
のままの大きさの出力信号ＶA ´およびＶa ´として出
力され、それぞれの波形は図３で示される。因みに、図
４に示す入出力特性は、出力信号ＶL をパラメータとし
て、出力信号ＶL が大きくなるに従って、下方へ徐々に
大きく湾曲する曲線となる。ＶL ＝ＶM の場合には曲線
６８で示され、０＜ＶL ＜ＶM の場合には、直線６６と
曲線６８との中間のたとえば曲線７０で示され、ＶL ＞
ＶM の場合には曲線６８より湾曲したたとえば曲線７２
で示される。
よび５６に入力されるリニアリティ検出器３６からの出
力信号ＶL をＶL ＝０とする。ここで、非線形回路２
２，５４および５６の入出力特性が図４で示されるとす
ると、ＶL ＝０の場合には、入出力特性は原点を通る正
比例の直線６６で示される。したがって、非線形回路５
４および５６のそれぞれの入力信号ＶA およびＶa がそ
のままの大きさの出力信号ＶA ´およびＶa ´として出
力され、それぞれの波形は図３で示される。因みに、図
４に示す入出力特性は、出力信号ＶL をパラメータとし
て、出力信号ＶL が大きくなるに従って、下方へ徐々に
大きく湾曲する曲線となる。ＶL ＝ＶM の場合には曲線
６８で示され、０＜ＶL ＜ＶM の場合には、直線６６と
曲線６８との中間のたとえば曲線７０で示され、ＶL ＞
ＶM の場合には曲線６８より湾曲したたとえば曲線７２
で示される。
【００１３】したがって、ＶL ＝０の場合には、可変遅
延線３０には、加算器６２から信号（ＶA ´＋Ｖｒ）で
表される駆動電圧が与えられ、その遅延時間は図６に示
す制御特性によって決定され、出力信号Ｒが出力され
る。また、可変遅延線３２には、（Ｖa ´＋Ｖr ）で表
される駆動電圧が与えられる。この可変遅延線３２に与
えられる駆動電圧は、上述した制御信号ＶA とＶa との
関係から分かるように、可変遅延線３０に与えられた駆
動電圧を中心として正負対称にΔｖの振幅で振動する矩
形波であり、可変遅延線３２からの出力信号Ｖの遅延時
間も、図６に示す制御特性によって決定される。したが
って、図５に示すように、可変遅延線３２の出力信号Ｖ
は、可変遅延線３０の出力信号Ｒに対して、位相が遅れ
る期間と進む期間が交互に現れるように出力される。そ
して、出力信号ＲおよびＶが位相比較器４２に入力さ
れ、位相比較器４２で出力信号Ｒを基準として出力信号
Ｖの遅れ時間Ｔｄ１および進み時間Ｔｄ２が検出され、
遅れ時間検出信号および進み時間検出信号を出力する。
遅れ時間検出信号と進み時間検出信号とによって、制御
特性のリニアリティおよび可変範囲が検出される。
延線３０には、加算器６２から信号（ＶA ´＋Ｖｒ）で
表される駆動電圧が与えられ、その遅延時間は図６に示
す制御特性によって決定され、出力信号Ｒが出力され
る。また、可変遅延線３２には、（Ｖa ´＋Ｖr ）で表
される駆動電圧が与えられる。この可変遅延線３２に与
えられる駆動電圧は、上述した制御信号ＶA とＶa との
関係から分かるように、可変遅延線３０に与えられた駆
動電圧を中心として正負対称にΔｖの振幅で振動する矩
形波であり、可変遅延線３２からの出力信号Ｖの遅延時
間も、図６に示す制御特性によって決定される。したが
って、図５に示すように、可変遅延線３２の出力信号Ｖ
は、可変遅延線３０の出力信号Ｒに対して、位相が遅れ
る期間と進む期間が交互に現れるように出力される。そ
して、出力信号ＲおよびＶが位相比較器４２に入力さ
れ、位相比較器４２で出力信号Ｒを基準として出力信号
Ｖの遅れ時間Ｔｄ１および進み時間Ｔｄ２が検出され、
遅れ時間検出信号および進み時間検出信号を出力する。
遅れ時間検出信号と進み時間検出信号とによって、制御
特性のリニアリティおよび可変範囲が検出される。
【００１４】ここで、遅れ時間検出信号と進み時間検出
信号とがＴｄ１＝Ｔｄ２を満たせば、制御特性が実質的
にリニアであると判断される。この実施例では、比較器
４４に遅れ時間検出信号と進み時間検出信号とを入力
し、遅れ時間Ｔｄ１と進み時間Ｔｄ２との差を検出して
ＬＰＦ４６を通過させた後、出力信号ＶL として非線形
回路２２，５４および５６に出力する。したがって、非
線形回路２２，５４および５６の入出力特性が制御され
る。そして、最終的にＴｄ１＝Ｔｄ２を満たした時点で
出力信号ＶL が安定する。
信号とがＴｄ１＝Ｔｄ２を満たせば、制御特性が実質的
にリニアであると判断される。この実施例では、比較器
４４に遅れ時間検出信号と進み時間検出信号とを入力
し、遅れ時間Ｔｄ１と進み時間Ｔｄ２との差を検出して
ＬＰＦ４６を通過させた後、出力信号ＶL として非線形
回路２２，５４および５６に出力する。したがって、非
線形回路２２，５４および５６の入出力特性が制御され
る。そして、最終的にＴｄ１＝Ｔｄ２を満たした時点で
出力信号ＶL が安定する。
【００１５】このとき、ＶL ＝ＶM とすれば、非線形回
路２２，５４および５６の入出力特性は、図４に示す曲
線６８に変化する。したがって、非線形回路５４および
５６からの出力信号ＶA ´およびＶa ´は、図３にも示
すようになり、出力信号ＶA ´は制御信号ＶA より小さ
くなる。出力信号ＶA ´とＶa ´とを比較して分かるよ
うに、出力信号Ｖa ´は出力信号ＶA ´に対して正方向
に大きく振れる信号となる。そして、出力信号Ｖa ´と
出力信号Ｖr とが加算器６４で加算され、駆動電圧とし
て可変遅延線３２に供給され、出力信号ＶA ´と出力信
号Ｖr とが加算器６２で加算され、駆動電圧として可変
遅延線３０に与えられる。その結果、可変遅延線３０の
出力信号Ｒに対して、可変遅延線３２の出力信号Ｖは図
５に示すような位相関係となる。すなわち、ＶL ＝ＶM
のときは、ＶL ＝０のときと比較して、進み時間検出信
号の進み時間が増加して進み時間Ｔｄ´２となり、遅れ
時間検出信号の遅れ時間が減少して遅れ時間Ｔｄ´１と
なり、Ｔｄ´１＝Ｔｄ´２となる。したがって、端子６
０から入力された制御信号Ｖa に対して、実質的にリニ
アな制御特性が得られることになる。
路２２，５４および５６の入出力特性は、図４に示す曲
線６８に変化する。したがって、非線形回路５４および
５６からの出力信号ＶA ´およびＶa ´は、図３にも示
すようになり、出力信号ＶA ´は制御信号ＶA より小さ
くなる。出力信号ＶA ´とＶa ´とを比較して分かるよ
うに、出力信号Ｖa ´は出力信号ＶA ´に対して正方向
に大きく振れる信号となる。そして、出力信号Ｖa ´と
出力信号Ｖr とが加算器６４で加算され、駆動電圧とし
て可変遅延線３２に供給され、出力信号ＶA ´と出力信
号Ｖr とが加算器６２で加算され、駆動電圧として可変
遅延線３０に与えられる。その結果、可変遅延線３０の
出力信号Ｒに対して、可変遅延線３２の出力信号Ｖは図
５に示すような位相関係となる。すなわち、ＶL ＝ＶM
のときは、ＶL ＝０のときと比較して、進み時間検出信
号の進み時間が増加して進み時間Ｔｄ´２となり、遅れ
時間検出信号の遅れ時間が減少して遅れ時間Ｔｄ´１と
なり、Ｔｄ´１＝Ｔｄ´２となる。したがって、端子６
０から入力された制御信号Ｖa に対して、実質的にリニ
アな制御特性が得られることになる。
【００１６】次いで、可変遅延回路１２の可変範囲を制
御する動作について述べる。図２に示す位相比較器４２
で検出した遅れ時間と進み時間との合計が可変遅延回路
１２の可変範囲になるので、この合計時間と図５に示す
ように基準信号Ｖre f の予め設定された可変範囲Ｔｄと
を比較器５０で比較する。すなわち、遅れ時間検出信号
と進み時間検出信号とを加算器４８で加算して可変範囲
検出信号を得、この可変範囲検出信号と基準信号Ｖref
とを比較器５０で比較して誤差信号を得る。この誤差信
号をＬＰＦ４８を通過させて誤差信号ＶP として基準レ
ベル発生器３８に入力し、基準レベル発生器３８で適当
な直流レベルに変換し出力信号Ｖr として加算器２４，
６２および６４に入力する。可変範囲Ｔｄは、図６から
分かるように、駆動電圧Ｖr 〜Ｖr ＋２ΔＶで決定され
るので、加算器４８から出力される可変範囲検出信号の
可変範囲が基準信号Ｖref の可変範囲Ｔｄより大きい場
合には、基準レベル発生器３８から出力される出力信号
Ｖr は大きくなり、逆に小さい場合には出力信号Ｖr は
小さくなり、最終的に加算器４８によって加算された可
変範囲と基準信号Ｖref の可変範囲Ｔｄとが等しくなる
時点で出力信号Ｖr が安定する。
御する動作について述べる。図２に示す位相比較器４２
で検出した遅れ時間と進み時間との合計が可変遅延回路
１２の可変範囲になるので、この合計時間と図５に示す
ように基準信号Ｖre f の予め設定された可変範囲Ｔｄと
を比較器５０で比較する。すなわち、遅れ時間検出信号
と進み時間検出信号とを加算器４８で加算して可変範囲
検出信号を得、この可変範囲検出信号と基準信号Ｖref
とを比較器５０で比較して誤差信号を得る。この誤差信
号をＬＰＦ４８を通過させて誤差信号ＶP として基準レ
ベル発生器３８に入力し、基準レベル発生器３８で適当
な直流レベルに変換し出力信号Ｖr として加算器２４，
６２および６４に入力する。可変範囲Ｔｄは、図６から
分かるように、駆動電圧Ｖr 〜Ｖr ＋２ΔＶで決定され
るので、加算器４８から出力される可変範囲検出信号の
可変範囲が基準信号Ｖref の可変範囲Ｔｄより大きい場
合には、基準レベル発生器３８から出力される出力信号
Ｖr は大きくなり、逆に小さい場合には出力信号Ｖr は
小さくなり、最終的に加算器４８によって加算された可
変範囲と基準信号Ｖref の可変範囲Ｔｄとが等しくなる
時点で出力信号Ｖr が安定する。
【００１７】このようにして、出力信号ＶL および出力
信号Ｖr とによって、可変遅延回路１２を制御すること
で、端子２６から入力された可変遅延回路１２の制御信
号Ｖ d に対して、遅延時間はリニアに変化しかつ可変範
囲も常に設定した範囲内にできる可変遅延装置１０を得
ることができる。
信号Ｖr とによって、可変遅延回路１２を制御すること
で、端子２６から入力された可変遅延回路１２の制御信
号Ｖ d に対して、遅延時間はリニアに変化しかつ可変範
囲も常に設定した範囲内にできる可変遅延装置１０を得
ることができる。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１の実施例に用いられるリニアリティ検出器
可変範囲検出器，および基準レベル検出器の一例を示す
回路図である。
可変範囲検出器，および基準レベル検出器の一例を示す
回路図である。
【図３】図１の実施例を構成する補正回路の各部の信号
を示す波形図である。
を示す波形図である。
【図４】非線形回路の入出力特性を示すグラフである。
【図５】図２に示す回路図の各部の信号を示す波形図で
ある。
ある。
【図６】可変遅延素子の制御特性を示すグラフである。
１０ …可変遅延装置
１２ …可変遅延回路
１４ …補正回路
１６，３０，３２ …可変遅延線
２２，５４，５６ …非線形回路
２４，６２，６４ …加算器
３４ …リニアリティ検出器
３６ …可変範囲検出器
３８ …基準レベル発生器
Claims (3)
- 【請求項１】Ｃ−ＭＯＳインバータを用いた第１の可変
遅延線を含む可変遅延回路、および前記可変遅延回路の
制御特性のリニアリティおよび可変範囲をそれぞれ制御
する第１および第２の出力を前記可変遅延回路に与える
補正回路を備える、可変遅延装置。 - 【請求項２】前記可変遅延回路は、前記第１の出力によ
って第１の制御信号を変換して出力する第１の非線形回
路、および前記第１の非線形回路の出力と前記第２の出
力とを加算して前記第１の可変遅延線に与える第１の加
算器を備える、請求項１記載の可変遅延装置。 - 【請求項３】前記補正回路は、入力を共通にしかつそれ
ぞれ前記第１の可変遅延線と等しく構成される第２およ
び第３の可変遅延線、前記第２および第３の可変遅延線
の出力に基づいて制御特性のリニアリティを検出して前
記第１の出力を出力するリニアリティ検出手段、前記第
２および第３の可変遅延線の出力に基づいて可変範囲を
検出する可変範囲検出手段、前記可変範囲検出手段の出
力に応じて前記第２の出力を出力する基準レベル発生手
段、前記第１の出力によって第２および第３の制御信号
をそれぞれ変換して出力する第２および第３の非線形回
路、前記第２の非線形回路の出力と前記第２の出力とを
加算して前記第２の可変遅延線に与える第２の加算器、
および前記第３の非線形回路の出力と前記第２の出力と
を加算して前記第３の可変遅延線に与える第３の加算器
を備える、請求項１記載の可変遅延装置。
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|---|---|---|---|
| JP3158983A JP2675455B2 (ja) | 1991-06-28 | 1991-06-28 | 可変遅延装置 |
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| CA002072393A CA2072393C (en) | 1991-06-28 | 1992-06-26 | Variable delay device |
| US07/904,689 US5285122A (en) | 1991-06-28 | 1992-06-26 | Variable delay device |
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|---|---|---|---|
| JP3158983A JP2675455B2 (ja) | 1991-06-28 | 1991-06-28 | 可変遅延装置 |
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|---|---|
| JPH0514150A true JPH0514150A (ja) | 1993-01-22 |
| JP2675455B2 JP2675455B2 (ja) | 1997-11-12 |
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| JP3158983A Expired - Fee Related JP2675455B2 (ja) | 1991-06-28 | 1991-06-28 | 可変遅延装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009016704A1 (ja) * | 2007-07-27 | 2009-02-05 | Fujitsu Limited | 可変遅延回路、可変遅延回路制御方法及び入出力回路 |
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| US4766559A (en) * | 1986-03-31 | 1988-08-23 | Tektronix Inc. | Linearity correcting control circuit for tunable delay line |
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- 1992-06-26 DE DE69210693T patent/DE69210693T2/de not_active Expired - Fee Related
- 1992-06-27 KR KR1019920011351A patent/KR100270792B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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