JPH0513889A - 半導体発光装置およびその製造方法 - Google Patents
半導体発光装置およびその製造方法Info
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- JPH0513889A JPH0513889A JP3167098A JP16709891A JPH0513889A JP H0513889 A JPH0513889 A JP H0513889A JP 3167098 A JP3167098 A JP 3167098A JP 16709891 A JP16709891 A JP 16709891A JP H0513889 A JPH0513889 A JP H0513889A
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Abstract
(57)【要約】
【目的】 高効率,高出力動作の埋め込み構造半導体発
光装置およびその製造方法を提供する。 【構成】 n−InP基板2上に積層されたn−InP
バッファ層4,InGaAsP層10,p型InPクラ
ッド層9から成るダブルヘテロエピタキシャル層におい
て、共振器部分11の両側に溝17を形成し、この溝1
7により共振器部分11から分離されたダブルヘテロエ
ピタキシャル層内のp−InP層9をブロック層として
用いる。埋め込み層形成工程では半絶縁性高抵抗層6の
みを形成すればよいので、反応管にFe以外のドーパン
トを流す必要がなく、バックグラウンドキャリア濃度の
変動を抑えることができる。
光装置およびその製造方法を提供する。 【構成】 n−InP基板2上に積層されたn−InP
バッファ層4,InGaAsP層10,p型InPクラ
ッド層9から成るダブルヘテロエピタキシャル層におい
て、共振器部分11の両側に溝17を形成し、この溝1
7により共振器部分11から分離されたダブルヘテロエ
ピタキシャル層内のp−InP層9をブロック層として
用いる。埋め込み層形成工程では半絶縁性高抵抗層6の
みを形成すればよいので、反応管にFe以外のドーパン
トを流す必要がなく、バックグラウンドキャリア濃度の
変動を抑えることができる。
Description
【0001】
【産業上の利用分野】本発明は、埋め込み構造の半導体
発光装置、およびその製造方法に関するものである。
発光装置、およびその製造方法に関するものである。
【0002】
【従来の技術】この種半導体発光装置の一例として、半
絶縁性高抵抗InP結晶を埋め込み層とする埋め込み構
造の半導体レーザは、素子容量が小さく、高速変調が可
能となることから、大容量光伝送用光源として重要視さ
れている。
絶縁性高抵抗InP結晶を埋め込み層とする埋め込み構
造の半導体レーザは、素子容量が小さく、高速変調が可
能となることから、大容量光伝送用光源として重要視さ
れている。
【0003】かかる従来例(佐々木他 ジャーナル オ
ブ ライトウエイブ テクノロジーvol.8,No.
9(1990)pp.1343)を図11に示す。図1
1において、101はn型InP基板、102は半絶縁
性高抵抗InP埋め込み層、103はn型InPブロッ
ク層、104はp型InPクラッド層、105はp+型
InGaAsP電極層、106はSiO2 絶縁層、10
7はTi/Pt/Aup側電極である。108はTi/
Au n側電極である。109および110は基板10
1上にメサストライプ形状に配置されたそれぞれMQW
層およびn型InGaAsP層である。
ブ ライトウエイブ テクノロジーvol.8,No.
9(1990)pp.1343)を図11に示す。図1
1において、101はn型InP基板、102は半絶縁
性高抵抗InP埋め込み層、103はn型InPブロッ
ク層、104はp型InPクラッド層、105はp+型
InGaAsP電極層、106はSiO2 絶縁層、10
7はTi/Pt/Aup側電極である。108はTi/
Au n側電極である。109および110は基板10
1上にメサストライプ形状に配置されたそれぞれMQW
層およびn型InGaAsP層である。
【0004】ここで、半絶縁性InP結晶102は、I
nPへFeをドーピングすることで得られる。Feをド
ーピングしたInP層102とp型InPクラッド層1
04との間にn型InPブロック層103を挿入するこ
とでpn接合を形成し、p型InPクラッド層104か
らFeドープInP層102への正孔の注入を防いでい
る。
nPへFeをドーピングすることで得られる。Feをド
ーピングしたInP層102とp型InPクラッド層1
04との間にn型InPブロック層103を挿入するこ
とでpn接合を形成し、p型InPクラッド層104か
らFeドープInP層102への正孔の注入を防いでい
る。
【0005】InP層102中のFeは、電子トラップ
型の深い準位を形成し、n型導電層のみと接している場
合、電子の注入を防ぎ、FeドープInP層は電流注入
阻止層として機能する。しかし、FeドープInP層1
02がn型導電層とp型導電層の両方に接している場
合、p型導電層から正孔が注入し、同時にn型導電層か
ら電子が注入するダブルインジェクションが生じる。そ
して、このダブルインジェクションによる電子と正孔の
再結合電流がもれ電流成分となる。このため、半絶縁性
高抵抗InP結晶を埋め込み層102とする埋め込み構
造の半導体レーザでは、素子構造上、埋め込み層がp型
クラッド層104およびn型ブロック層103の両方と
接するため、埋め込み層102を通じてのリーク電流が
発生し、高効率かつ高出力動作ができないという問題点
があった。
型の深い準位を形成し、n型導電層のみと接している場
合、電子の注入を防ぎ、FeドープInP層は電流注入
阻止層として機能する。しかし、FeドープInP層1
02がn型導電層とp型導電層の両方に接している場
合、p型導電層から正孔が注入し、同時にn型導電層か
ら電子が注入するダブルインジェクションが生じる。そ
して、このダブルインジェクションによる電子と正孔の
再結合電流がもれ電流成分となる。このため、半絶縁性
高抵抗InP結晶を埋め込み層102とする埋め込み構
造の半導体レーザでは、素子構造上、埋め込み層がp型
クラッド層104およびn型ブロック層103の両方と
接するため、埋め込み層102を通じてのリーク電流が
発生し、高効率かつ高出力動作ができないという問題点
があった。
【0006】この問題点を解決する方法として、従来、
半絶縁性高抵抗InP結晶とクラッド層との間に、クラ
ッド層とは反対の導電型を有するブロック層を挿入する
方法が提案されている。この従来例(柳瀬他 特開昭6
3−133587号)を図12に示す。図12におい
て、111はn型InP基板、112はn型InPバッ
ファ層、113はp型InPブロック層、114はFe
をドープした半絶縁性高抵抗InP層、115はSiO
2 絶縁層、116はp側電極、117はn側電極、11
8は活性層、119はp型InPクラッド層である。
半絶縁性高抵抗InP結晶とクラッド層との間に、クラ
ッド層とは反対の導電型を有するブロック層を挿入する
方法が提案されている。この従来例(柳瀬他 特開昭6
3−133587号)を図12に示す。図12におい
て、111はn型InP基板、112はn型InPバッ
ファ層、113はp型InPブロック層、114はFe
をドープした半絶縁性高抵抗InP層、115はSiO
2 絶縁層、116はp側電極、117はn側電極、11
8は活性層、119はp型InPクラッド層である。
【0007】この素子では、FeをドーピングしたIn
P層114とn型InPバッファ層112との間にp型
InPブロック層113を挿入することでpn接合を形
成し、このpn接合の障壁によってn型InP基板11
1からFeドープInP層114への正孔あるいは電子
の注入を防いでいる。
P層114とn型InPバッファ層112との間にp型
InPブロック層113を挿入することでpn接合を形
成し、このpn接合の障壁によってn型InP基板11
1からFeドープInP層114への正孔あるいは電子
の注入を防いでいる。
【0008】
【発明が解決しようとする課題】いずれの場合も、ダブ
ルインジェクションによるリーク電流が低減され高効率
動作を可能としている。しかしながら、図11、および
図12に示すような従来例では、素子作製上、以下に述
べるような問題点があった。
ルインジェクションによるリーク電流が低減され高効率
動作を可能としている。しかしながら、図11、および
図12に示すような従来例では、素子作製上、以下に述
べるような問題点があった。
【0009】すなわち、これら従来例では、埋め込み層
形成工程において、FeドープInP結晶のほかにn
型、あるいはp型InP結晶からなるブロック層を成長
させる必要がある。これらブロック層を成長させると、
たとえば、Seなどのn型ドーパント、あるいはZnな
どのp型ドーパントが反応管内に残留し、バックグラウ
ンドキャリア濃度の変動を招いてしまう。InPにFe
をドーピングすることで高抵抗化させるためには、この
バックグラウンドキャリア濃度を1×1016cm-3程度
以下に抑えなければならず、バックグラウンドキャリア
濃度が変動すると、場合によっては、FeドープInP
結晶の抵抗値の低減を招き、FeドープInP結晶が電
流阻止層として機能しなくなってしまう。このようなこ
とは、特に、同一の反応管で埋め込み層形成を多数回行
う場合に、素子作製歩留りを著しく低減することにな
る。
形成工程において、FeドープInP結晶のほかにn
型、あるいはp型InP結晶からなるブロック層を成長
させる必要がある。これらブロック層を成長させると、
たとえば、Seなどのn型ドーパント、あるいはZnな
どのp型ドーパントが反応管内に残留し、バックグラウ
ンドキャリア濃度の変動を招いてしまう。InPにFe
をドーピングすることで高抵抗化させるためには、この
バックグラウンドキャリア濃度を1×1016cm-3程度
以下に抑えなければならず、バックグラウンドキャリア
濃度が変動すると、場合によっては、FeドープInP
結晶の抵抗値の低減を招き、FeドープInP結晶が電
流阻止層として機能しなくなってしまう。このようなこ
とは、特に、同一の反応管で埋め込み層形成を多数回行
う場合に、素子作製歩留りを著しく低減することにな
る。
【0010】そこで、本発明の目的は、高効率で高出力
動作する埋め込み構造の半導体発光装置およびその製造
方法を提供することにある。
動作する埋め込み構造の半導体発光装置およびその製造
方法を提供することにある。
【0011】
【課題を解決するための手段】このような目的を達成す
るために、本発明半導体発光装置は、n型InP基板
と、該基板上に配置されたn型InPバッファ層と、該
n型InPバッファ層の一部分、活性層、およびp型I
nPクラッド層がこの順序に、ストライプ状に配置され
たメサストライプ部分と、前記n型InPバッファ層の
上に配置された、少なくともp型InP層およびInG
aAsP層を含む半導体多層膜と、前記メサストライプ
部分の両側に、当該メサストライプ部分と前記半導体多
層膜を隔て、前記n型バッファ層に達し、または前記n
型InP基板内に終結するよう形成された溝と、該溝の
部分を埋め込む、Feを含有した半絶縁性高抵抗InP
結晶からなる電流阻止層とを具えたことを特徴とする。
るために、本発明半導体発光装置は、n型InP基板
と、該基板上に配置されたn型InPバッファ層と、該
n型InPバッファ層の一部分、活性層、およびp型I
nPクラッド層がこの順序に、ストライプ状に配置され
たメサストライプ部分と、前記n型InPバッファ層の
上に配置された、少なくともp型InP層およびInG
aAsP層を含む半導体多層膜と、前記メサストライプ
部分の両側に、当該メサストライプ部分と前記半導体多
層膜を隔て、前記n型バッファ層に達し、または前記n
型InP基板内に終結するよう形成された溝と、該溝の
部分を埋め込む、Feを含有した半絶縁性高抵抗InP
結晶からなる電流阻止層とを具えたことを特徴とする。
【0012】本発明製造方法は、n型InP基板上に、
少なくとも、n型InPバッファ層、活性層およびp型
InPクラッド層をこの順序に積層して半導体多層膜形
成する工程と、前記p型クラッド層に所定の形状のマス
クを設ける工程と、前記マスクを介して、前記半導体多
層膜をエッチングして溝を形成し、それにより形成され
るメサ部分と前記半導体多層膜のうちの残余の部分とを
分離する工程と、前記半導体多層膜の残余の部分の上の
マスクのみを除去する工程と、前記半導体多層膜の残余
の部分の上および前記溝の内側に電流阻止層を形成する
工程と、前記メサ部分上に残存するマスクを除去する工
程と、前記電流阻止層と前記メサ部分上面によって形成
される溝の部分、および前記電流阻止層の上面にp型I
nPクラッド層および電極層をこの順序に積層する工程
とを具えたことを特徴とする。
少なくとも、n型InPバッファ層、活性層およびp型
InPクラッド層をこの順序に積層して半導体多層膜形
成する工程と、前記p型クラッド層に所定の形状のマス
クを設ける工程と、前記マスクを介して、前記半導体多
層膜をエッチングして溝を形成し、それにより形成され
るメサ部分と前記半導体多層膜のうちの残余の部分とを
分離する工程と、前記半導体多層膜の残余の部分の上の
マスクのみを除去する工程と、前記半導体多層膜の残余
の部分の上および前記溝の内側に電流阻止層を形成する
工程と、前記メサ部分上に残存するマスクを除去する工
程と、前記電流阻止層と前記メサ部分上面によって形成
される溝の部分、および前記電流阻止層の上面にp型I
nPクラッド層および電極層をこの順序に積層する工程
とを具えたことを特徴とする。
【0013】
【作用】本発明では、n型InP基板と半絶縁性高抵抗
InP埋め込み層との間に、電子の拡散注入を防ぐp型
InPからなるブロック層を有する構造を、埋め込み層
の形成工程において、半絶縁性高抵抗InP結晶のみを
成長させることで実現できる素子構造を提供する。
InP埋め込み層との間に、電子の拡散注入を防ぐp型
InPからなるブロック層を有する構造を、埋め込み層
の形成工程において、半絶縁性高抵抗InP結晶のみを
成長させることで実現できる素子構造を提供する。
【0014】従来は、埋め込み層形成工程において、半
絶縁性高抵抗InP結晶のほかに、導電型ブロック層を
形成しなければなならず、このため反応管内に残留不純
物が生じるといった問題があった。これに対して、本発
明では、n型InP基板上に活性層を形成する工程にお
いて成長されるp型InP層を、FeドープInP層へ
の電子の拡散注入を防ぐブロック層として用いる。すな
わち、基板上において積層されたn型InPバッファ
層,活性層、およびp型InPクラッド層からなるダブ
ルヘテロエピタキシャル層において、共振器に相当する
部分の両側に溝を形成し、この溝によって共振器部分か
ら分離されたダブルヘテロエピタキシャル層内のp型I
nPクラッド層をブロック層として用いる。このため、
埋め込み層形成工程においては、半絶縁性高抵抗のFe
ドープInP層のみを形成すればよく、したがって反応
管内にFe以外のドーパントを流す必要がなくなり、バ
ックグラウンドキャリア濃度の変動を抑えることが可能
となる。
絶縁性高抵抗InP結晶のほかに、導電型ブロック層を
形成しなければなならず、このため反応管内に残留不純
物が生じるといった問題があった。これに対して、本発
明では、n型InP基板上に活性層を形成する工程にお
いて成長されるp型InP層を、FeドープInP層へ
の電子の拡散注入を防ぐブロック層として用いる。すな
わち、基板上において積層されたn型InPバッファ
層,活性層、およびp型InPクラッド層からなるダブ
ルヘテロエピタキシャル層において、共振器に相当する
部分の両側に溝を形成し、この溝によって共振器部分か
ら分離されたダブルヘテロエピタキシャル層内のp型I
nPクラッド層をブロック層として用いる。このため、
埋め込み層形成工程においては、半絶縁性高抵抗のFe
ドープInP層のみを形成すればよく、したがって反応
管内にFe以外のドーパントを流す必要がなくなり、バ
ックグラウンドキャリア濃度の変動を抑えることが可能
となる。
【0015】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【0016】図1は、本発明の一実施例として、n基板
上にFeドープInP埋め込み構造を設けた半導体レー
ザの構造を示す断面図である。
上にFeドープInP埋め込み構造を設けた半導体レー
ザの構造を示す断面図である。
【0017】図1において、1は活性層を示し、この活
性層1は、発光波長1.30μmに相当するInGaA
sP半導体結晶である。活性層1は、n+ 型InP基板
2上においてp+ 型InPクラッド層3とn型InPバ
ッファ層4に上下から挟まれている。p+ 型InPクラ
ッド層3の上には、p型電極12と良好なコンタクトが
得られるように、p+ 型InGaAsPからなる電極層
5が設けられている。FeドープInPによる半絶縁性
高抵抗の電流阻止層6とn+ 型InP基板2との間は、
基板2から電流阻止層6への電子の拡散を防ぐためのブ
ロック層7によって隔てられている。このブロック層7
は、p+ 型InP層9を発光波長1.3μmに相当する
ノンドープInGaAsP半導体結晶層8および12に
よって挟まれた三層構造の半導体多層膜となっている。
また、共振器部分を構成するメサストライプ11とブロ
ック層7との間は、FeドープInP層6によって隔て
られている。n型電極13は、n+ 型InP基板2の全
面に配置され、およびp型電極12は、素子上面に配置
されている。
性層1は、発光波長1.30μmに相当するInGaA
sP半導体結晶である。活性層1は、n+ 型InP基板
2上においてp+ 型InPクラッド層3とn型InPバ
ッファ層4に上下から挟まれている。p+ 型InPクラ
ッド層3の上には、p型電極12と良好なコンタクトが
得られるように、p+ 型InGaAsPからなる電極層
5が設けられている。FeドープInPによる半絶縁性
高抵抗の電流阻止層6とn+ 型InP基板2との間は、
基板2から電流阻止層6への電子の拡散を防ぐためのブ
ロック層7によって隔てられている。このブロック層7
は、p+ 型InP層9を発光波長1.3μmに相当する
ノンドープInGaAsP半導体結晶層8および12に
よって挟まれた三層構造の半導体多層膜となっている。
また、共振器部分を構成するメサストライプ11とブロ
ック層7との間は、FeドープInP層6によって隔て
られている。n型電極13は、n+ 型InP基板2の全
面に配置され、およびp型電極12は、素子上面に配置
されている。
【0018】図2〜図10に本実施例の半導体発光装置
の製造工程の各段階において形成される製品の断面図を
工程順に示す。先ず、図2に示すように、(100)面
n型InP基板2(キャリア濃度2×1018cm-3)上
に、Seをドーパントとするn型InPバッファ層4
(キャリア濃度1×1018cm-3、厚さ1μm),発光
波長1.30ミクロンに相当するノンドープInGaA
sP層10(厚さ0.15μm),Znをドーパントと
するp型InPクラッド層9(キャリア濃度3×1018
cm-3、厚さ0.3μm),発光波長1.30μmに相
当するノンドープInGaAsP層8(厚さ0.10μ
m)、および、SiO2膜14(厚さ0.10μm)を
順次積層する。ここで、半導体層は、減圧MOVPE法
により形成し、SiO2 膜はスパッタ法により形成し
た。
の製造工程の各段階において形成される製品の断面図を
工程順に示す。先ず、図2に示すように、(100)面
n型InP基板2(キャリア濃度2×1018cm-3)上
に、Seをドーパントとするn型InPバッファ層4
(キャリア濃度1×1018cm-3、厚さ1μm),発光
波長1.30ミクロンに相当するノンドープInGaA
sP層10(厚さ0.15μm),Znをドーパントと
するp型InPクラッド層9(キャリア濃度3×1018
cm-3、厚さ0.3μm),発光波長1.30μmに相
当するノンドープInGaAsP層8(厚さ0.10μ
m)、および、SiO2膜14(厚さ0.10μm)を
順次積層する。ここで、半導体層は、減圧MOVPE法
により形成し、SiO2 膜はスパッタ法により形成し
た。
【0019】次に、図3に示すように、SiO2 膜14
の一部分をエッチングにより除去することで、2本の幅
2.0ミクロンのウインドウ15を、1.5ミクロンの
間隔をあけて形成する。そして、図4に示すように、ウ
インドウ15の部分のInGaAsP層8,p型InP
層9および、InGaAsP層10をエッチングし、幅
2.0μm、深さ0.6μmの溝17,ブロック層7お
よび共振器部分に相当するメサストライプ16を形成す
る。ここで、メサストライプ16上のInGaAsP層
10はInGaAsP活性層1となる。
の一部分をエッチングにより除去することで、2本の幅
2.0ミクロンのウインドウ15を、1.5ミクロンの
間隔をあけて形成する。そして、図4に示すように、ウ
インドウ15の部分のInGaAsP層8,p型InP
層9および、InGaAsP層10をエッチングし、幅
2.0μm、深さ0.6μmの溝17,ブロック層7お
よび共振器部分に相当するメサストライプ16を形成す
る。ここで、メサストライプ16上のInGaAsP層
10はInGaAsP活性層1となる。
【0020】次に、図5に示すように、この溝17とメ
サストライプ16を完全に覆う形で、レジストマスク1
9を形成し、フッ酸によってSiO2 膜14を除去す
る。このときレジストマスク19に覆われているバッフ
ァ層上のSiO2 膜20は、サイドエッチングによって
除去されて、図6に示すようにメサストライプ16上の
SiO2 膜がマスク21として残る。
サストライプ16を完全に覆う形で、レジストマスク1
9を形成し、フッ酸によってSiO2 膜14を除去す
る。このときレジストマスク19に覆われているバッフ
ァ層上のSiO2 膜20は、サイドエッチングによって
除去されて、図6に示すようにメサストライプ16上の
SiO2 膜がマスク21として残る。
【0021】メサストライプ16上に残されたSiO2
膜21を選択成長用マスクとして、図7に示すように、
減圧MOVPE法により、FeドープInP層6を厚さ
約3μmにわたって形成する。この後、図8に示すよう
に、SiO2 膜21を除去し、SiO2 膜形成時におい
てInP層9に対するダメージを低減するために設けら
れたメサストライプ16上のInGaAsP層8を除去
してU字型溝22を形成する。これによって形成された
U字型溝22を埋め込む形で、Znをドーパントとする
p型InPクラッド層3(キャリア濃度1×1018cm
-3、厚さ1.5μm),Znをドーパントとするp型I
nGaAsP電極層5(キャリア濃度2×1018c
m-3、厚さ0.3μm)を液相成長法により順次形成し
て図9に示す構造を得る。ここでメサストライプ16上
のp型InP層9はp型InPクラッド層3と一体化さ
れる。
膜21を選択成長用マスクとして、図7に示すように、
減圧MOVPE法により、FeドープInP層6を厚さ
約3μmにわたって形成する。この後、図8に示すよう
に、SiO2 膜21を除去し、SiO2 膜形成時におい
てInP層9に対するダメージを低減するために設けら
れたメサストライプ16上のInGaAsP層8を除去
してU字型溝22を形成する。これによって形成された
U字型溝22を埋め込む形で、Znをドーパントとする
p型InPクラッド層3(キャリア濃度1×1018cm
-3、厚さ1.5μm),Znをドーパントとするp型I
nGaAsP電極層5(キャリア濃度2×1018c
m-3、厚さ0.3μm)を液相成長法により順次形成し
て図9に示す構造を得る。ここでメサストライプ16上
のp型InP層9はp型InPクラッド層3と一体化さ
れる。
【0022】最後に、電極12および13を形成し、さ
らに個々のレーザチップに切り出して、図10に示した
ような構造の半導体レーザを得た。
らに個々のレーザチップに切り出して、図10に示した
ような構造の半導体レーザを得た。
【0023】このようにして製作された半導体レーザの
室温における特性は、発振しきい値電流12mA、外部
微分量子効率0.25mW/mA、最高出力40mWで
あった。また、本実施例では、注入電流の増加に伴う効
率の低下はほとんどみられなかった。
室温における特性は、発振しきい値電流12mA、外部
微分量子効率0.25mW/mA、最高出力40mWで
あった。また、本実施例では、注入電流の増加に伴う効
率の低下はほとんどみられなかった。
【0024】
【発明の効果】以上述べてきたように、本発明によれ
ば、埋め込み層形成工程においてFeドープInP結晶
の成長のみで、p型InPブロック層を基板とFeドー
プInP埋め込み層との間に形成することができる。こ
のため、同一の反応管において成長するFeドープIn
P結晶の品質は、常に一定しており、多数回の埋め込み
層の形成が可能となった。この結果、作製された素子特
性の均一性が向上し、素子作製歩留りが著しく改善され
た。しかもまた、本発明による素子構造を有する埋め込
み構造半導体レーザにおいても、ダブルインジェクショ
ンによるリーク電流が大幅に低減され、出力および効率
などの特性を向上させることができた。
ば、埋め込み層形成工程においてFeドープInP結晶
の成長のみで、p型InPブロック層を基板とFeドー
プInP埋め込み層との間に形成することができる。こ
のため、同一の反応管において成長するFeドープIn
P結晶の品質は、常に一定しており、多数回の埋め込み
層の形成が可能となった。この結果、作製された素子特
性の均一性が向上し、素子作製歩留りが著しく改善され
た。しかもまた、本発明による素子構造を有する埋め込
み構造半導体レーザにおいても、ダブルインジェクショ
ンによるリーク電流が大幅に低減され、出力および効率
などの特性を向上させることができた。
【図1】本発明の一実施例であるn基板FeドープIn
P埋め込み構造半導体レーザを示す断面図である。
P埋め込み構造半導体レーザを示す断面図である。
【図2】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図3】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図4】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図5】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図6】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図7】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図8】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図9】図1に示した実施例の製造工程において形成さ
れる製品の断面図である。
れる製品の断面図である。
【図10】図1に示した実施例の製造工程において形成
される製品の断面図である。
される製品の断面図である。
【図11】正孔拡散注入を防ぐためのn型InPバッフ
ァ層を有する、従来のn基板FeドープInP埋め込み
構造半導体レーザの例を示す断面図である。
ァ層を有する、従来のn基板FeドープInP埋め込み
構造半導体レーザの例を示す断面図である。
【図12】電子拡散注入を防ぐためのp型InPバッフ
ァ層を有する、従来のn基板FeドープInP埋め込み
構造半導体レーザの例を示す断面図である。
ァ層を有する、従来のn基板FeドープInP埋め込み
構造半導体レーザの例を示す断面図である。
1 InGaAsP活性層
2 n−InP基板
3 p−InPクラッド層
4 n−InPバッファ層
5 p−InGaAsP電極層
6 FeドープInP電流阻止層
7 ブロック層
8 ノンドープInGaAsP層
9 p−InP層
10 ノンドープInGaAsP層
11 メサストライプ
12 p−電極
13 n−電極
14 SiO2 膜
15 ウインドウ
16 メサストライプ
17 溝
19 レジストマスク
20 SiO2 膜
21 マスク
22 U字型溝
Claims (2)
- 【請求項1】 n型InP基板と、 該基板上に配置されたn型InPバッファ層と、 該n型InPバッファ層の一部分、活性層、およびp型
InPクラッド層がこの順序に、ストライプ状に配置さ
れたメサストライプ部分と、 前記n型InPバッファ層の上に配置された、少なくと
もp型InP層およびInGaAsP層を含む半導体多
層膜と、 前記メサストライプ部分の両側に、当該メサストライプ
部分と前記半導体多層膜を隔て、前記n型バッファ層に
達し、または前記n型InP基板内に終結するよう形成
された溝と、 該溝の部分を埋め込む、Feを含有した半絶縁性高抵抗
InP結晶からなる電流阻止層とを具えたことを特徴と
する半導体発光装置。 - 【請求項2】n型InP基板上に、少なくとも、n型I
nPバッファ層、活性層およびp型InPクラッド層を
この順序に積層して半導体多層膜形成する工程と、 前記p型クラッド層に所定の形状のマスクを設ける工程
と、 前記マスクを介して、前記半導体多層膜をエッチングし
て溝を形成し、それにより形成されるメサ部分と前記半
導体多層膜のうちの残余の部分とを分離する工程と、 前記半導体多層膜の残余の部分の上のマスクのみを除去
する工程と、 前記半導体多層膜の残余の部分の上および前記溝の内側
に電流阻止層を形成する工程と、 前記メサ部分上に残存するマスクを除去する工程と、 前記電流阻止層と前記メサ部分上面によって形成される
溝の部分、および前記電流阻止層の上面にp型InPク
ラッド層および電極層をこの順序に積層する工程とを具
えたことを特徴とする半導体発光装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3167098A JPH0513889A (ja) | 1991-07-08 | 1991-07-08 | 半導体発光装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3167098A JPH0513889A (ja) | 1991-07-08 | 1991-07-08 | 半導体発光装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0513889A true JPH0513889A (ja) | 1993-01-22 |
Family
ID=15843391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3167098A Pending JPH0513889A (ja) | 1991-07-08 | 1991-07-08 | 半導体発光装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0513889A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6134368A (en) * | 1996-08-30 | 2000-10-17 | Nec Corporation | Optical semiconductor device with a current blocking structure and method for making the same |
-
1991
- 1991-07-08 JP JP3167098A patent/JPH0513889A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6134368A (en) * | 1996-08-30 | 2000-10-17 | Nec Corporation | Optical semiconductor device with a current blocking structure and method for making the same |
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