JPH05129928A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回路装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a high speed and low power consumption semiconductor integrated circuit device including field effect transistors and bipolar transistors.
【０００２】[0002]
【従来の技術】従来の電界効果トランジスタのみを使用
した論理回路を図１に示す。ここでは２入力ＮＡＮＤに
ついて示す。2. Description of the Related Art A conventional logic circuit using only field effect transistors is shown in FIG. A 2-input NAND is shown here.
【０００３】この２入力ＮＡＮＤ回路は２つの並列接続
されたＰＭＯＳトランジスタ２００，２０１と２つの直
列接続されたＮＭＯＳトランジスタ２０２，２０３とか
ら構成される。入力２０４と２０５が共に“１”レベル
であるとＮＭＯＳトランジスタ２０２，２０３がオン状
態になり、ＰＭＯＳトランジスタ２００，２０１はオフ
状態になる。したがって出力２０６は“０”レベルとな
る。入力２０４あるいは２０５のどちらか一方が“０”
レベルであるとＰＭＯＳトランジスタ２０１あるいは２
００のどちらか一方がオン状態になり、ＮＭＯＳトラン
ジスタ２０２あるいは２０３のどちらか一方がオフ状態
になる。したがって出力２０６は“１”レベルとなる。
この動作で判るように入力レベルが“１”か“０”レベ
ルに決まると電源２０７から接地までに導電バスを作る
ことはない。故にＣＭＯＳ回路は低消費電力という特長
を有している。しかしＭＯＳトランジスタの伝達コンダ
クタンスがバイポーラトランジスタに比して小さいた
め、負荷容量が大きいとその充放電に時間がかかり、ス
ピードが遅くなる欠点があった。This two-input NAND circuit is composed of two PMOS transistors 200 and 201 connected in parallel and two NMOS transistors 202 and 203 connected in series. When the inputs 204 and 205 are both at "1" level, the NMOS transistors 202 and 203 are turned on and the PMOS transistors 200 and 201 are turned off. Therefore, the output 206 becomes "0" level. Either input 204 or 205 is "0"
If the level is the PMOS transistor 201 or 2
00 is turned on, and either the NMOS transistor 202 or 203 is turned off. Therefore, the output 206 becomes the "1" level.
As can be seen from this operation, when the input level is determined to be "1" or "0" level, the conductive bus is not formed from the power supply 207 to the ground. Therefore, the CMOS circuit has a feature of low power consumption. However, since the transfer conductance of the MOS transistor is smaller than that of the bipolar transistor, there is a drawback in that if the load capacitance is large, it takes time to charge and discharge and the speed becomes slow.
【０００４】図２は従来のバイポーラトランジスタのみ
による２入力ＮＡＮＤ回路を示す。この２入力ＮＡＮＤ
回路はマルチエミッタのＮＰＮトランジスタ（以後ＮＰ
Ｎと略す）３００、ＮＰＮ３０１，３０２，３０３、ダ
イオード３０４、それに抵抗３０５，３０６，３０７，
３０８から構成される。入力３０９，３１０が共に
“１”レベルの時、NPN300のベース，エミッタ接合は逆
バイアスされるので、抵抗３０５に流れるベース電流は
NPN301のベース電流となる。したがってNPN301はオンと
なり、抵抗３０７の非接地側端子電位が上昇しNPN303は
オンとなるので出力３１１は“０”レベルとなる。な
お、この時、抵抗３０６の電源３１２と反対側の端子電
位が低下するのでNPN302はオフとなる。一方、入力３０
９，３１０のうちどちらかが“０”レベルの時はNPN300
のベース，エミッタ接合が順バイアスされ、抵抗３０５
を流れるベース電流は大部分入力３０９または３１０に
流れ込むのでNPN300は飽和状態となる。したがってNPN3
01のベースへは入力３０９または３１０の“０”レベル
がほぼそのまま伝達され、NPN301はオフとなるので、NP
N303がオフとなる。一方抵抗３０６の電源３１２と反対
側の端子の電位が上昇するのでNPN302がオンになり、NP
N302のエミッタ電流が負荷を充電し、出力311は“１”
レベルとなる。FIG. 2 shows a conventional 2-input NAND circuit using only bipolar transistors. This 2-input NAND
The circuit is a multi-emitter NPN transistor (hereinafter NP
Abbreviated as N) 300, NPN 301, 302, 303, diode 304, and resistors 305, 306, 307,
It is composed of 308. When both inputs 309 and 310 are at "1" level, the base and emitter junctions of NPN300 are reverse biased, so the base current flowing through resistor 305 is
It becomes the base current of NPN301. Therefore, the NPN 301 is turned on, the non-ground side terminal potential of the resistor 307 rises, and the NPN 303 is turned on, so that the output 311 becomes "0" level. At this time, the terminal potential of the resistor 306 on the side opposite to the power source 312 decreases, so that the NPN 302 is turned off. On the other hand, input 30
NPN300 when either of 9,310 is "0" level
The base and emitter junctions of the
Most of the base current flowing through the input flows into the input 309 or 310, so that the NPN 300 becomes saturated. Therefore NPN3
The "0" level of input 309 or 310 is transmitted to the base of 01 almost as it is, and NPN301 is turned off.
N303 is turned off. On the other hand, the potential of the terminal on the side opposite to the power source 312 of the resistor 306 rises, so the NPN 302 turns on and the NP
N302 emitter current charges the load and output 311 is “1”
It becomes a level.
【０００５】この様なバイポーラトランジスタ回路で
は、大きな電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きい欠点があ
る。集積度に関してもバイポーラトランジスタ回路はＣ
ＭＯＳ回路に比べてかなり劣る。一方、スピードは高い
伝達コンダンタンス特性のため速いという特徴を有して
いる。Such a bipolar transistor circuit has a drawback that it consumes a large amount of power because a large amount of current flows into and out of the low impedance circuit. Regarding the degree of integration, the bipolar transistor circuit is C
It is considerably inferior to the MOS circuit. On the other hand, the speed has a feature that it is fast due to the high transmission conductance characteristic.
【０００６】[0006]
【発明が解決しようとする課題】以上述べてきたＣＭＯ
Ｓ回路，バイポーラ回路の欠点を補うために、図３に示
すようなインバータ回路が知られている。このインバー
タはPMOS50，NMOS51，ＮＰＮ５３，ＰＮＰトランジスタ
(以下ＰＮＰと略す)５４から成る。入力５５が“０”レ
ベルの時、PMOS50はオンとなりNMOS51はオフとなる。し
たがってＮＰＮ５３とＰＮＰ５４のベース電位が上昇
し、ＮＰＮ５３はオンとなりＰＮＰ５４はオフとなり、
出力５６は“１”レベルとなる。入力５５が“１”レベ
ルの時、PMOS50はオフとなりNMOS51はオンとなる。した
がってＮＰＮ５３とＰＮＰ５４のベース電位が低下し、
ＮＰＮ５３はオフとなりＰＮＰ５４はオンとなり、出力
５３は“０”レベルとなる。Problem to be Solved by the Invention CMO described above
In order to make up for the drawbacks of the S circuit and the bipolar circuit, an inverter circuit as shown in FIG. 3 is known. This inverter is a PMOS50, NMOS51, NPN53, PNP transistor
(Hereinafter abbreviated as PNP) 54. When the input 55 is at "0" level, the PMOS 50 is on and the NMOS 51 is off. Therefore, the base potentials of NPN53 and PNP54 rise, NPN53 turns on and PNP54 turns off,
The output 56 becomes the "1" level. When the input 55 is at "1" level, the PMOS 50 is off and the NMOS 51 is on. Therefore, the base potential of NPN53 and PNP54 decreases,
The NPN 53 is turned off, the PNP 54 is turned on, and the output 53 becomes "0" level.
【０００７】しかし、例えば、ＮＰＮ５３がオンになっ
て出力５６が“１”レベルとなった時、出力５６は完全
に電源電位まで上がらず、電源電位−ＶＢＥまでしか上
がらない。ただし、ＶＢＥはＮＰＮ５３のベース・エミ
ッタ間順電圧である。このため、次段の論理ゲートが完
全にオフにならず、次段の論理ゲートでＤＣ電流が流れ
ることがある。また、次段の論理ゲートのＮＭＯＳのゲ
ートには、ゲート・ソース間に電源電圧分が印加されな
いので次段の論理ゲートのＮＭＯＳのオン抵抗が大きく
なり、次段の論理ゲートの高速化の妨げになることがあ
った。However, for example, when the NPN 53 is turned on and the output 56 becomes "1" level, the output 56 does not completely rise to the power supply potential but only the power supply potential -VBE. However, VBE is a base-emitter forward voltage of the NPN 53. Therefore, the logic gate of the next stage is not completely turned off, and DC current may flow in the logic gate of the next stage. Further, since the power supply voltage is not applied between the gate and the source of the NMOS of the logic gate of the next stage, the on-resistance of the NMOS of the logic gate of the next stage becomes large, which hinders the speedup of the logic gate of the next stage. Sometimes became.
【０００８】また、IEEE Trans Electron Devicos vol.
ＥＤ−１６，No.１１，Nov,1969，ｐ９４５〜９５１の
Fig.８には、図８に示す様なインバータ回路が記載され
ている。In addition, IEEE Trans Electron Devicos vol.
ED-16, No. 11, Nov, 1969, p945-951
Fig. 8 shows the inverter circuit as shown in Fig. 8.
【０００９】このインバータ回路はＰＭＯＳトランジス
タ４０１，ＮＭＯＳトランジスタ４０２，第１のＮＰＮ
トランジスタ５０１，第２のＮＰＮトランジスタ５０２
から構成される。This inverter circuit includes a PMOS transistor 401, an NMOS transistor 402, and a first NPN.
Transistor 501, second NPN transistor 502
Composed of.
【００１０】このインバータ回路では第１及び第２のNP
N501，502 がオフになるとき、ベースに蓄積した寄生電
荷を強制的に抜取る手段がないため該NPN501，502 がオ
フに切換わる時間が長くなる。そのため第１，第２のNP
N501，502 がともにオンとなる状態が長く続き、消費電
力が増加するだけでなくスイッチング時間も遅くなる。In this inverter circuit, the first and second NPs
When the N501 and 502 are turned off, there is no means for forcibly extracting the parasitic charge accumulated in the base, so that the NPN501 and 502 are turned off for a long time. Therefore, the first and second NP
Both N501 and 502 stay on for a long time, which not only increases power consumption but also delays switching time.
【００１１】又、例えば、NPN501がオンになって出力が
“１”レベルになる時、図３と同様に出力レベルが完全
に電源電圧まで上がらず、同様の問題があった。Also, for example, when the NPN 501 is turned on and the output becomes the "1" level, the output level does not completely reach the power supply voltage as in FIG. 3, and there is a similar problem.
【００１２】さらに、上記文献のFig.１０には、図９に
示す様なインバータ回路が記憶されている。図９のイン
バータ回路は、図８のインバータ回路に、ＮＭＯＳトラ
ンジスタ４０３及びＰＭＯＳトランジスタ４０４を設け
た構成となっている。NMOS403 は第１のNPN501がオンか
らオフになるとき、ベースに蓄積した寄生電荷を強制的
に抜取る手段であり、PMOS404 は第２のNPN502がオンか
らオフになるとき、ベースに蓄積した寄生電荷を強制的
に抜取る手段であり、これらによって図８のインバータ
回路よりは、若干、高速性が得られるが、NMOS403とPMO
S404のゲートが共に入力ＩＮに接続されるので入力容量
が大きくなり、回路の高速性が得られないという問題が
ある。また、ＰＭＯＳトランジスタ４０４は、入力レベ
ルが“０”でオン状態になるが、このときのPMOS404 の
ゲート・ソース間の電位は、第２のNPN502の１ＶBE（例
えば、Ｓｉの場合は約０.７Ｖ)のみであるので、PMOS40
4 のドレイン電極ＩD は殆んど流れず、第２のNPN502の
ベースに蓄積した寄生電荷は、放電されず、回路の高速
性が得られないという問題点も有する。Further, FIG. 10 of the above document stores an inverter circuit as shown in FIG. The inverter circuit in FIG. 9 has a configuration in which an NMOS transistor 403 and a PMOS transistor 404 are provided in the inverter circuit in FIG. The NMOS 403 is a means for forcibly removing the parasitic charge accumulated in the base when the first NPN 501 is turned on and off, and the PMOS 404 is the parasitic charge accumulated in the base when the second NPN 502 is turned on and off. Is a means for forcibly extracting the signal, and although these provide a slightly higher speed than the inverter circuit of FIG.
Since the gates of S404 are both connected to the input IN, there is a problem that the input capacitance becomes large and the high speed operation of the circuit cannot be obtained. Further, the PMOS transistor 404 is turned on when the input level is "0", and the gate-source potential of the PMOS 404 at this time is 1 V BE of the second NPN 502 (for example, in the case of Si, about 0. 7V) only, so PMOS40
The drain electrode I D of 4 hardly flows, and the parasitic charge accumulated in the base of the second NPN 502 is not discharged, so that there is a problem that the high speed of the circuit cannot be obtained.
【００１３】又、例えば、NPN501がオンになって出力が
“１”レベルになる時、図３と同様に出力レベルが完全
に電源電圧まで上がらず、同様の問題があった。Also, for example, when the NPN 501 is turned on and the output becomes the "1" level, the output level does not completely reach the power supply voltage as in FIG. 3, and there is a similar problem.
【００１４】また、米国特許第4,301,383 号には、図１
０に示す様なバッファ回路が記載されている。PMOS60
1，603，605、NMOS602，604、NPN701，702で構成される
回路であるが、PMOS601，NMOS602で構成される第１のイ
ンバータ回路の後段に、PMOS603，NMOS604で構成される
第２のインバータ回路があり、NPN702は２段のインバー
タ回路を介して駆動されることになり、遅延が生じて、
回路全体としての高速性が得られないという問題点を有
する。In addition, US Pat. No. 4,301,383 also discloses FIG.
A buffer circuit as shown in 0 is described. PMOS60
1, 603, 605, NMOS 602, 604, NPN 701, 702, which is a circuit composed of PMOS 601 and NMOS 602, and a second inverter circuit formed after the first inverter circuit composed of PMOS 601 and NMOS 602. Therefore, the NPN 702 will be driven via a two-stage inverter circuit, causing a delay,
There is a problem that the high speed of the entire circuit cannot be obtained.
【００１５】この回路の場合、NPN701がオンになって出
力が“１”レベルになる時、PMOS605 がオンになり、PM
OS605 によって出力レベルは完全に電源電圧まで上昇す
る。従って図３のような問題は生じないが、図１０の回
路を多入力に展開した場合、入力数に等しい数のＰＭＯ
Ｓが必要となり、高集積化の点で欠点があった。又、PM
OS605 は入力に接続されているので入力容量が大きくな
り、回路の高速性の点でも問題がある。In the case of this circuit, when the NPN 701 is turned on and the output becomes the "1" level, the PMOS 605 is turned on and the PM
The output level is completely raised to the power supply voltage by OS605. Therefore, although the problem as shown in FIG. 3 does not occur, when the circuit of FIG.
Since S is required, there is a drawback in terms of high integration. Also PM
Since the OS605 is connected to the input, it has a large input capacitance, which is problematic in terms of high-speed circuit operation.
【００１６】本発明の目的は、以上述べてきたＣＭＯＳ
回路，バイポーラトランジスタ回路の欠点を補い、電界
効果トランジスタ及びバイポーラトランジスタからなる
高速で低消費電力のゲート回路を提供することにある。The object of the present invention is the CMOS described above.
Another object of the present invention is to provide a high speed and low power consumption gate circuit composed of a field effect transistor and a bipolar transistor by compensating for the drawbacks of the circuit and the bipolar transistor circuit.
【００１７】[0017]
【課題を解決するための手段】上記目的を達成するため
に、バイポーラトランジスタで出力段を構成し、MOSト
ランジスタで論理を採るとともに、バイポーラトランジ
スタを駆動する回路を構成したバイポーラＭＯＳ複合回
路において、バイポーラトランジスタがオフになる時、
トランジスタから蓄積電荷を抜取る要素を設けるととも
に出力信号が電源電位まで振れるように、バイポーラト
ランジスタのベース・エミッタ間に入力端子と接続され
ないプルアップ手段を設けたことを特徴とする。To achieve the above object, in a bipolar MOS composite circuit in which an output stage is composed of a bipolar transistor, a logic is adopted by a MOS transistor, and a circuit for driving the bipolar transistor is composed, When the transistor turns off,
It is characterized in that a pull-up means which is not connected to the input terminal is provided between the base and the emitter of the bipolar transistor so as to provide an element for extracting the accumulated charge from the transistor and to swing the output signal to the power supply potential.
【００１８】[0018]
【作用】バイポーラトランジスタで出力段を構成し、Ｍ
ＯＳトランジスタで論理を採るとともにバイポーラトラ
ンジスタを駆動する回路を構成したバイポーラＭＯＳ複
合回路において、バイポーラトランジスタがオフになる
時、トランジスタから蓄積電荷を抜き取る要素を設ける
ことによって、バイポーラトランジスタがすばやくオフ
状態になり、貫通電流を少なくでき、高速，低消費電力
なバイポーラMOS複合回路を得ることができる。又、バ
イポーラトランジスタのベース・エミッタ間にプルアッ
プ手段を設けることによって、出力レベルを完全に電源
電圧まで上げることができ、次段の論理ゲートの低電力
化，高速化に寄与できる。Operation: The output stage is composed of bipolar transistors, and M
In a bipolar MOS composite circuit that forms a circuit that takes a logic with an OS transistor and drives a bipolar transistor, when the bipolar transistor is turned off, an element for extracting accumulated charge from the transistor is provided so that the bipolar transistor is quickly turned off. It is possible to obtain a bipolar MOS composite circuit that can reduce the through current, and that has high speed and low power consumption. Further, by providing the pull-up means between the base and the emitter of the bipolar transistor, the output level can be completely raised to the power supply voltage, which contributes to lower power consumption and higher speed of the logic gate in the next stage.
【００１９】又、プルアップ手段が入力端子と接続され
ていないので、回路の入力容量を小さくでき、高速化に
寄与できる。Further, since the pull-up means is not connected to the input terminal, the input capacitance of the circuit can be reduced, which contributes to speeding up.
【００２０】[0020]
【実施例】以下、本発明を実施例によって詳細に説明す
る。EXAMPLES The present invention will be described in detail below with reference to examples.
【００２１】（実施例１）図４は、トーテムポール出力
形インバータ回路を示す。(Embodiment 1) FIG. 4 shows a totem pole output type inverter circuit.
【００２２】図４に於いて、１４は、コレクタが電源端
子１に、エミッタが出力端子１７に接続される第１のＮ
ＰＮバイポーラトランジスタ(以下単に第１のＮＰＮと
称す)、１５は、コレクタが出力端子１７に、エミッタ
が接地電位ＧＮＤである固定電位端子に接続される第２
のＮＰＮのバイポーラトランジスタ（以下単に第２のＮ
ＰＮと称す）、１０は、ゲートが入力端子１６に、ソー
ス及びドレインがそれぞれ第１のＮＰＮのコレクタとベ
ースとに接続されるＰ型絶縁ゲート電界効果トランジス
タ（以下単にＰＭＯＳと称す）、１１は、ゲートが入力
端子１６に、ドレイン及びソースが第２のＮＰＮのコレ
クタとベースとに接続されるＮ型絶縁ゲート電界効果ト
ランジスタ（以下単にＮＭＯＳと称す）、１２及び１３
は、第１，第２のＮＰＮのベースとエミッタとの間に設
けられる抵抗である。In FIG. 4, reference numeral 14 denotes a first N node whose collector is connected to the power supply terminal 1 and whose emitter is connected to the output terminal 17.
The PN bipolar transistor (hereinafter simply referred to as the first NPN) 15 has a second collector whose collector is connected to the output terminal 17 and whose emitter is connected to a fixed potential terminal having the ground potential GND.
NPN bipolar transistor (hereinafter simply referred to as the second N
PN), 10 is a P-type insulated gate field effect transistor (hereinafter simply referred to as PMOS), the gate of which is connected to the input terminal 16 and the source and the drain of which are connected to the collector and the base of the first NPN, respectively. , An N-type insulated gate field effect transistor (hereinafter simply referred to as NMOS) whose gate is connected to the input terminal 16 and whose drain and source are connected to the collector and base of the second NPN, 12 and 13,
Is a resistor provided between the base and the emitter of the first and second NPN.
【００２３】表１は本実施例の論理動作を示すものであ
る。Table 1 shows the logical operation of this embodiment.
【００２４】[0024]
【表１】 [Table 1]
【００２５】入力１６が“０”レベルの時、PMOS10がオ
ンとなりNMOS11がオフとなる。したがって第１のＮＰＮ
１４のベース電位が上昇し、第１のＮＰＮ１４はオンと
なる。このとき、NMOS11がオフとなるので第２のＮＰＮ
のベース１５への電流の供給が止るとともに、第２のＮ
ＰＮ１５のベース及びNMOS11に蓄積された蓄積電荷が抵
抗１３を介して接地電位ＣＮＤへ抜取られるので、第２
のＮＰＮ１５は急速にオフになる。When the input 16 is at "0" level, the PMOS 10 is turned on and the NMOS 11 is turned off. Therefore the first NPN
The base potential of 14 rises, and the first NPN 14 turns on. At this time, since the NMOS 11 is turned off, the second NPN
Supply of electric current to the base 15 of the
Since the accumulated charge accumulated in the base of PN15 and NMOS11 is extracted to the ground potential CND via the resistor 13, the second
NPN 15 turns off rapidly.
【００２６】したがって、第１のＮＰＮ１４のエミッタ
電流は図示しない容量性負荷を充電し出力１７は急速に
“１”レベルとなる。Therefore, the emitter current of the first NPN 14 charges a capacitive load (not shown), and the output 17 rapidly becomes the "1" level.
【００２７】入力１６が“１”レベルの時、PMOS10がオ
フとなりNMOS11がオンとなる。このとき、PMOS10がオフ
となるので第１のＮＰＮ１４のベースへの電流の供給が
止まるとともに、第１のＮＰＮ１４のベースＢ及びPMOS
10に蓄積された蓄積電荷が抵抗１２，NMOS11，NPN15 ，
抵抗１３を介して接地電位ＧＮＤへ抜取られるので、第
１のＮＰＮ１４は急速にオフになる。また、NMOS11がオ
ンとなり、ドレインとソースとの間が短絡されるので、
第２のＮＰＮ１５のベースには出力１７からの電流と、
前述した様な第１のＮＰＮ１４のベース及びPMOS10に蓄
積された蓄積電荷の電流とが共に供給され、第２のＮＰ
Ｎ１５は急速にオンとなる。したがって、出力１７は急
速に“０”レベルとなる。When the input 16 is at "1" level, the PMOS 10 is turned off and the NMOS 11 is turned on. At this time, since the PMOS 10 is turned off, the supply of current to the base of the first NPN 14 is stopped, and the base B and the PMOS of the first NPN 14 are stopped.
The accumulated charge accumulated in 10 is resistor 12, NMOS11, NPN15,
Since it is extracted to the ground potential GND via the resistor 13, the first NPN 14 is rapidly turned off. Also, since NMOS11 is turned on and the drain and source are short-circuited,
At the base of the second NPN 15 is the current from the output 17,
The current of the accumulated charge accumulated in the base of the first NPN 14 and the PMOS 10 as described above is supplied together, and the second NP is supplied.
N15 turns on rapidly. Therefore, the output 17 rapidly becomes the "0" level.
【００２８】ここで、抵抗１２の働きについて更に述べ
る。前述した様に抵抗１２は、PMOS10及び第１のＮＰＮ
１４がオンからオフに切換わるとき、PMOS10及び第１の
ＮＰＮ１４のベースに蓄積された蓄積電荷を抜取り、第
１のＮＰＮ１４を急速にオフさせる働きと、この抜取っ
た電荷をオンとなったNMOS11を介して第２のNPNのベー
スに供給して、第２のＮＰＮを急速にオンさせる働きと
を持つ。Here, the function of the resistor 12 will be further described. As described above, the resistor 12 includes the PMOS 10 and the first NPN.
When 14 switches from ON to OFF, the accumulated charge accumulated in the PMOS 10 and the base of the first NPN 14 is extracted, and the first NPN 14 is rapidly turned off, and this extracted charge is turned on. It supplies to the base of the 2nd NPN via, and has a function to turn on the 2nd NPN rapidly.
【００２９】さらに、抵抗１２がPMOS10のドレインとNM
OS11のドレインとの間に設けられているので、電源端子
１と接地電位ＧＮＤとの間に導電バスが生じることな
く、低消費電力が達成できる。つまり、仮に抵抗１２が
PMOS10のドレインとＧＮＤとを接続する様に設けられた
場合、入力１６が“０”レベルのとき、電源端子１とＧ
ＮＤとの間に導電バスが生じ、常に電流が流れ、消費電
力が大きくなるが本実施例では導電バスが生じない。Further, the resistor 12 is connected to the drain of the PMOS 10 and NM.
Since it is provided between the drain of OS11 and the drain of OS11, a low power consumption can be achieved without a conductive bus between the power supply terminal 1 and the ground potential GND. That is, if the resistor 12
When the drain of the PMOS 10 and the GND are connected to each other, when the input 16 is at the “0” level, the power supply terminal 1 and the G are connected.
A conductive bus is generated between the ND and the ND, current always flows, and power consumption increases, but in the present embodiment, the conductive bus does not occur.
【００３０】また、本実施例に於いては、抵抗１２が出
力端子１７にも接続されていることによって、入力１６
が“０”レベルのとき、PMOS10と抵抗１２（電位伝達手
段）とを介して、出力１７の電位を電源端子１の電位ま
で上昇させることができ、出力のフル振幅化が図れノイ
ズマージンを十分確保できる。Further, in this embodiment, since the resistor 12 is also connected to the output terminal 17, the input 16
Is at "0" level, the potential of the output 17 can be raised to the potential of the power supply terminal 1 through the PMOS 10 and the resistor 12 (potential transfer means), and the output can be fully oscillated to provide a sufficient noise margin. Can be secured.
【００３１】また、次段の論理ゲートのＰＭＯＳが完全
にオフになるので次段の論理ゲートでＤＣ電流が流れる
ことがなく低消費電力化に寄与する。また、次段の論理
ゲートのＮＭＯＳのゲートにはゲート，ソース間に電源
電圧分印加されるので、次段の論理ゲートのＮＭＯＳの
オン抵抗が小さくなり、次段の論理ゲートの高速化に寄
与する。Further, since the PMOS of the logic gate of the next stage is completely turned off, DC current does not flow in the logic gate of the next stage, which contributes to lower power consumption. Further, since the power supply voltage is applied between the gate and the source of the NMOS of the logic gate of the next stage, the ON resistance of the NMOS of the logic gate of the next stage is reduced, which contributes to the speedup of the logic gate of the next stage. To do.
【００３２】又、抵抗１２は入力端子に接続されていな
いので、入力容量の増加を招かない。Since the resistor 12 is not connected to the input terminal, the input capacitance does not increase.
【００３３】次に抵抗１３の働きについて更に述べる。
前述した様に抵抗１３はNMOS11及び第２のＮＰＮ１５が
オンからオフに切替るとき、NMOS11及び第２のＮＰＮ１
５のベースＢに蓄積された蓄積電荷を抜取り、第２のＮ
ＰＮ１５を急速にオフさせる働きを持つ。更に本実施例
においては、入力１６が“１”レベルのとき抵抗１３と
NMOS11とを介して、出力１７を“０”レベルまで下降さ
せることができ、ノイズマージンを十分確保できる。ま
た、上述と同様な効果が次段の論理ゲートで得られる。Next, the function of the resistor 13 will be further described.
As described above, the resistor 13 is provided for the NMOS 11 and the second NPN 1 when the NMOS 11 and the second NPN 15 are switched from ON to OFF.
The charge accumulated in the base B of No. 5 is extracted, and the second N
It has the function of turning off PN15 rapidly. Further, in this embodiment, when the input 16 is at "1" level,
The output 17 can be lowered to the “0” level via the NMOS 11 and a sufficient noise margin can be secured. Further, the same effect as described above can be obtained with the logic gate in the next stage.
【００３４】また、本実施例においては、バイポーラト
ランジスタはＮＰＮトランジスタのみ使用するのでスイ
ッチング特性を一致させやすい。Further, in this embodiment, since the bipolar transistor uses only the NPN transistor, it is easy to match the switching characteristics.
【００３５】なお、NMOS11，バイポーラトランジスタ１
５及び抵抗１３からなる部分を論理回路におけるダブル
ダウン回路あるいはスイッチング手段とみなすことがで
きるのは容易に理解できるであろう。The NMOS 11 and the bipolar transistor 1
It will be easily understood that the portion composed of 5 and the resistor 13 can be regarded as a double down circuit or switching means in the logic circuit.
【００３６】（実施例２）図５は本発明の第２の実施例
となる２入力ＮＡＮＤ回路である。(Second Embodiment) FIG. 5 shows a 2-input NAND circuit according to a second embodiment of the present invention.
【００３７】図５に於いて、２６は、コレクタが電源端
子１に、エミッタが出力端子２９が接続される第１のＮ
ＰＮ、２７は、コレクタが出力端子２９に、エミッタが
接地電位ＧＮＤである固定電位端子に接続される第２の
ＮＰＮ、２８は２個の入力端子、２０及び２１は、各ゲ
ートがそれぞれ異なる入力端子２８に、各ソース及び各
ドレインが、第１のＮＰＮ２６のコレクタとベースとの
間に並列にそれぞれ接続されるＰＭＯＳ、２２及び２３
は、各ゲートがそれぞれ異なる入力端子２８に、各ドレ
イン及び各ソースが第２のＮＰＮ２７のコレクタとベー
スとの間に直列にそれぞれ接続されるＮＭＯＳ、２４は
PMOS20，21のドレイン、第１のNPN26 のベースとNMOS22
のドレイン、出力端子とを接続する抵抗、２５は第２の
NPN27 のベースとエミッタとを接続する抵抗である。In FIG. 5, reference numeral 26 designates a first N-terminal having a collector connected to the power supply terminal 1 and an emitter connected to the output terminal 29.
PN, 27 is a second NPN whose collector is connected to the output terminal 29 and whose emitter is connected to the fixed potential terminal having the ground potential GND, 28 is two input terminals, and 20 and 21 are inputs whose gates are different from each other. To the terminal 28, each source and each drain are connected in parallel between the collector and the base of the first NPN 26, and PMOS, 22 and 23, respectively.
Is an NMOS in which each gate is connected to a different input terminal 28, and each drain and each source are connected in series between the collector and the base of the second NPN 27.
The drains of the PMOSs 20 and 21, the base of the first NPN 26 and the NMOS 22
The drain connects to the output terminal of the resistor, 25 is the second
This is a resistor that connects the base and emitter of NPN27.
【００３８】表２は本実施例の論理動作を示すものであ
る。Table 2 shows the logical operation of this embodiment.
【００３９】[0039]
【表２】 [Table 2]
【００４０】まず入力２８のどちらかが“０”レベルの
時、PMOS20，21のどちらかがオンとなり、NMOS22，23の
どちらかがオフとなる。したがって第１のＮＰＮ２６の
ベース電位が上昇し、第１のＮＰＮ２６はオンとなる。
このとき、NMOS22，23のうちどちらかがオフとなるので
第２のＮＰＮ２７のベースへの電流の供給が止るととも
に、第２のＮＰＮ２７のベース及びNMOS22，23に蓄積さ
れた蓄積電荷が抜取られるので、第２のＮＰＮ２７は急
速にオフになる。First, when either input 28 is at "0" level, either PMOS 20 or 21 is turned on and either NMOS 22 or 23 is turned off. Therefore, the base potential of the first NPN 26 rises and the first NPN 26 turns on.
At this time, either of the NMOSs 22 and 23 is turned off, so that the supply of current to the base of the second NPN 27 is stopped and the accumulated charge accumulated in the base of the second NPN 27 and the NMOSs 22 and 23 is extracted. , The second NPN 27 turns off rapidly.
【００４１】したがって、第１のＮＰＮ２６のエミッタ
電流は図示しない容量性負荷を充電し出力２９は、急速
に“１”レベルとなる。Therefore, the emitter current of the first NPN 26 charges a capacitive load (not shown), and the output 29 rapidly becomes the "1" level.
【００４２】入力２８の両方が“０”レベルの時、PMOS
20，21の両方がオンとなり、NMOS22，23の両方がオフと
なる。したがって動作は上記と同じで出力２９は“１”
となる。When both inputs 28 are at "0" level, the PMOS
Both 20 and 21 are turned on, and both NMOS 22 and 23 are turned off. Therefore, the operation is the same as above, and the output 29 is "1".
Becomes
【００４３】一方入力２８の両方が“１”レベルの時、
PMOS20，21の両方がオフとなり、NMOS22，23の両方がオ
ンとなる。このとき、PMOS20，21が共にオフとなるの
で、第１のＮＰＮ２６のベースへ電流の供給が止まると
ともに、第１のNPN26 のベース及びPMOS20，21に蓄積さ
れた蓄積電荷が抜取られるので、第１のNPN26 は急速に
オフになる。また、NMOS22，23がオンとなり、ドレイン
とソースとの間が短絡されるので、第２のＮＰＮ２７の
ベースには出力２９からの電流と、前述した様な第１の
ＮＰＮ２６のベース及びPMOS20，21に蓄積された蓄積電
荷の電流とが共に供給され第２のＮＰＮ２７は急速にオ
ンとなる。したがって、出力２９は急速に“０”レベル
となる。On the other hand, when both inputs 28 are at "1" level,
Both PMOS 20 and 21 are turned off, and both NMOS 22 and 23 are turned on. At this time, since the PMOSs 20 and 21 are both turned off, the supply of current to the base of the first NPN 26 is stopped and the accumulated charge accumulated in the base of the first NPN 26 and the PMOSs 20 and 21 is extracted. NPN 26 turns off rapidly. Further, since the NMOSs 22 and 23 are turned on and the drain and the source are short-circuited, the base of the second NPN 27 receives the current from the output 29, the base of the first NPN 26 and the PMOSs 20 and 21 as described above. The second NPN 27 is rapidly turned on by being supplied with the current of the accumulated charge accumulated in the second NPN 27. Therefore, the output 29 rapidly becomes the "0" level.
【００４４】本実施例に於いても、第１の実施例と同様
な効果が達成できる。NMOS22，23、バイポーラトランジ
スタ２７，抵抗２５から成る部分を論理回路におけるプ
ルダウン回路あるいはスイッチング手段とみなすことが
できるのは容易に理解できるであろう。Also in this embodiment, the same effect as that of the first embodiment can be achieved. It can be easily understood that the portion including the NMOSs 22 and 23, the bipolar transistor 27, and the resistor 25 can be regarded as a pull-down circuit or switching means in the logic circuit.
【００４５】尚、本実施例では２入力ＮＡＮＤ回路を例
にとって説明したが、３入力NAND，４入力ＮＡＮＤ等の
一般のｋ入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用
できる。又、多入力になっても抵抗の数を増やす必要は
ない。Although the present embodiment has been described by taking a 2-input NAND circuit as an example, the present invention can be applied to general k-input NAND circuits (k ≧ 2) such as 3-input NAND and 4-input NAND circuits. Further, even if the number of inputs is increased, it is not necessary to increase the number of resistors.
【００４６】（実施例３）図６は本発明の第３の実施例
となる２入力ＮＯＲ回路である。(Third Embodiment) FIG. 6 shows a 2-input NOR circuit according to a third embodiment of the present invention.
【００４７】図６に於いて、３６は、コレクタが電源端
子１に、エミッタが出力端子３９に接続される第１のＮ
ＰＮ、３７は、コレクタが出力端子３９に、エミッタが
接地電位ＧＮＤに接続される第２のＮＰＮ、３８は２個
の入力端子、３０及び３１は、各ゲートがそれぞれ異な
る入力端子３８に、各ソース及び各ドレインが、第１の
ＮＰＮ３６のコレクタとベースとの間に直列にそれぞれ
接続されるＰＭＯＳ，３２及び３３は、各ゲートがそれ
ぞれ異なる入力端子３８に、各ドレイン及び各ソースが
第２のＮＰＮ３７のコレクタとベースとの間に並列にそ
れぞれ接続されるＮＭＯＳ、３４はPMOS31のドレインと
NMOS32，33のドレイン，出力端子３９とを接続する抵
抗、３５は第２のＮＰＮ３７のベースとエミッタとを接
続する抵抗である。In FIG. 6, reference numeral 36 denotes a first N-type collector whose collector is connected to the power supply terminal 1 and whose emitter is connected to the output terminal 39.
PN, 37 is a second NPN whose collector is connected to the output terminal 39 and whose emitter is connected to the ground potential GND, 38 is two input terminals, and 30 and 31 are input terminals 38 each having a different gate. The sources and drains of the PMOSs, 32, and 33, which are connected in series between the collector and the base of the first NPN 36, respectively, have the gates at different input terminals 38, and the drains and the sources at the second sides. An NMOS connected in parallel between the collector and the base of the NPN 37, and 34 a drain of the PMOS 31.
A resistor that connects the drains of the NMOSs 32 and 33 and the output terminal 39, and a resistor 35 that connects the base and the emitter of the second NPN 37.
【００４８】表３は本実施例の論理動作を示すものであ
る。Table 3 shows the logical operation of this embodiment.
【００４９】[0049]
【表３】 [Table 3]
【００５０】まず入力３８が両方が“０”レベルの時、
PNOS30，31の両方にオンとなり、NMOS32，33の両方がオ
フとなる。したがって第１のＮＰＮ３６のベース電位が
上昇し、第１のＮＰＮ３６はオンとなる。このとき、NM
OS32，３３が共にオフとなるので第２のＮＰＮ３７のベ
ースへの電流の供給が止まるとともに、第２のＮＰＮ３
７のベース及びNMOS32，33に蓄積された蓄積電荷が抜取
られるので、第２のＮＰＮ３７は急速にオフになる。First, when both inputs 38 are at "0" level,
Both PNOS30 and 31 are turned on, and both NMOS32 and 33 are turned off. Therefore, the base potential of the first NPN 36 rises and the first NPN 36 turns on. At this time, NM
Since the OSs 32 and 33 are both turned off, the supply of current to the base of the second NPN 37 is stopped and the second NPN 3 is stopped.
The second NPN 37 is rapidly turned off because the accumulated electric charge accumulated in the base 7 and the NMOSs 32 and 33 is extracted.
【００５１】したがって、第１のＮＰＮ３６のエミッタ
電流は図示しない容量性負荷を充電し出力３９は急速に
“１”レベルとなる。Therefore, the emitter current of the first NPN 36 charges a capacitive load (not shown), and the output 39 rapidly becomes the "1" level.
【００５２】入力３８のどちらかが“１”レベルの時、
PMOS30，31のどちらかがオフとなり、NMOS32，33のどち
らかがオンとなる。このとき、PMOS30，31のどちらかが
オフとなるので第１のＮＰＮ３６のベースへの電流の供
給が止まるとともに、第１のＮＰＮ３６のベース及びPM
OS30，31のうちどちらかに蓄積された蓄積電荷が抜取ら
れるので、第１のＮＰＮ３６は急速にオフになる。ま
た、NMOS32，33のどちらかがオンとなり、ドレインとソ
ースとの間が短絡されるので、第２のNPN37 のベースに
は出力３９からの電流と、前述した様な第１のNPN36 の
ベース及びPMOS30，31のうちどちらかに蓄積された蓄積
電荷の電流とが共に供給され、第２のＮＰＮ３７は急速
にオンとなる。したがって、出力３９は急速に“０”レ
ベルとなる。When either input 38 is at "1" level,
One of the PMOSs 30 and 31 is turned off, and one of the NMOSs 32 and 33 is turned on. At this time, one of the PMOSs 30 and 31 is turned off, so that the supply of current to the base of the first NPN 36 is stopped and the base of the first NPN 36 and the PM.
Since the accumulated charge accumulated in either of the OSs 30 and 31 is extracted, the first NPN 36 is rapidly turned off. Also, since either of the NMOS 32 or 33 is turned on and the drain and the source are short-circuited, the base of the second NPN 37 has the current from the output 39 and the base of the first NPN 36 as described above. The current of the accumulated charge accumulated in either one of the PMOSs 30 and 31 is supplied together, and the second NPN 37 is rapidly turned on. Therefore, the output 39 rapidly becomes the "0" level.
【００５３】入力３８の両方が“１”レベルの時、PMOS
30，31の両方がオフとなり、NMOS32，33の両方がオンと
なる。したがって動作は上記と同じで出力３９は“０”
レベルとなる。When both inputs 38 are at "1" level, the PMOS
Both 30 and 31 are turned off, and both NMOS 32 and 33 are turned on. Therefore, the operation is the same as above and the output 39 is "0".
It becomes a level.
【００５４】本実施例に於いても、第１の実施例と同様
な効果が達成できる。NMOS32，33、バイポーラトランジ
スタ３７，抵抗３５から成る部分を論理回路におけるプ
ルダウン回路あるいはスイッチング手段とみなすことが
できるのは容易に理解できるであろう。Also in this embodiment, the same effect as that of the first embodiment can be achieved. It can be easily understood that the portion including the NMOSs 32 and 33, the bipolar transistor 37, and the resistor 35 can be regarded as a pull-down circuit or switching means in the logic circuit.
【００５５】尚、本実施例では２入力ＮＯＲ回路を例に
とって説明したが、３入力ＮＯＲ，４入力ＮＯＲ等の一
般のｋ入力ＮＯＲ回路（ｋ≧２）に、本発明は適用でき
る。又、多入力になっても抵抗の数を増やす必要はな
い。In this embodiment, the 2-input NOR circuit has been described as an example, but the present invention can be applied to a general k-input NOR circuit (k ≧ 2) such as 3-input NOR and 4-input NOR. Further, even if the number of inputs is increased, it is not necessary to increase the number of resistors.
【００５６】（実施例４）図７は本発明の第４の実施例
となる、出力部に図４に示したインバータ回路を使用し
たラッチを示す。(Fourth Embodiment) FIG. 7 shows a fourth embodiment of the present invention, which is a latch using the inverter circuit shown in FIG. 4 in the output section.
【００５７】図７に於いて、４２はラッチパルス４０１
の反転を作るＣＭＯＳインバータ、４０はデータ入力４
００を伝達するトランスファゲート、４３は記憶部を構
成するＣＭＯＳインバータ、４１はトランスファゲート
であり、図４と同一符号は同一物及び相当物を示す。In FIG. 7, 42 is a latch pulse 401.
CMOS inverter that makes the inversion of 40, 40 is the data input 4
00 is a transfer gate, 43 is a CMOS inverter forming a storage unit, 41 is a transfer gate, and the same reference numerals as those in FIG. 4 denote the same and corresponding components.
【００５８】データ入力４００をラッチする際にはラッ
チパルス４０１を“１”にする。するとトランスファゲ
ート４０は、オンとなりトランスファゲート４１はオフ
となりデータを書込まれる。その後ラッチパルス４０１
を“０”にするとトランスファゲート４０はオフとな
り、トランスファゲート４１はオンとなる。したがって
インバータ４３，トーテムポール出力形インバータ及び
トランスファゲート４１でデータを保持する。When latching the data input 400, the latch pulse 401 is set to "1". Then, the transfer gate 40 is turned on and the transfer gate 41 is turned off to write data. Then latch pulse 401
Is set to "0", the transfer gate 40 is turned off and the transfer gate 41 is turned on. Therefore, the inverter 43, the totem pole output type inverter and the transfer gate 41 hold the data.
【００５９】本実施例によればＣＭＯＳ駆動段とバイポ
ーラ出力段２段の最小構成のラッチ回路及びＣＭＯＳ回
路でBiCMOS回路をあるいはBiCMOS回路でＣＭＯＳ回路を
駆動するという回路方式が実現でき、高速，低消費電力
及び高集積のＬＳＩ化が可能となる。According to this embodiment, it is possible to realize a circuit system in which a BiCMOS circuit is driven by a latch circuit and a CMOS circuit having a minimum structure of a CMOS driving stage and two bipolar output stages, or a CMOS circuit is driven by a BiCMOS circuit, which is high speed and low speed. It becomes possible to realize LSI with high power consumption and high integration.
【００６０】[0060]
【発明の効果】以上述べた様に本発明によれば、バイポ
ーラトランジスタの高駆動能力と電界効果トランジスタ
の低消費電力特性を兼ね備えた回路を最小段階で構成
し、高速，低消費電力の半導体集積回路装置を得ること
ができる。As described above, according to the present invention, a circuit having both the high driving capability of a bipolar transistor and the low power consumption characteristic of a field effect transistor is formed at the minimum stage, and high speed and low power consumption semiconductor integration is achieved. A circuit device can be obtained.
【図１】従来のＣＭＯＳ回路図。FIG. 1 is a conventional CMOS circuit diagram.
【図２】従来のＴＴＬ回路図。FIG. 2 is a conventional TTL circuit diagram.
【図３】従来例であるインバータ回路図。FIG. 3 is a conventional inverter circuit diagram.
【図４】本発明の第１の実施例であるインバータ回路。FIG. 4 is an inverter circuit according to a first embodiment of the present invention.
【図５】本発明の第２の実施例である２入力ＮＡＮＤ回
路。FIG. 5 is a 2-input NAND circuit according to the second embodiment of the present invention.
【図６】本発明の第３の実施例である２入力ＮＯＲ回
路。FIG. 6 is a two-input NOR circuit according to a third embodiment of the present invention.
【図７】本発明の第４の実施例であるラッチ回路。FIG. 7 is a latch circuit according to a fourth embodiment of the present invention.
【図８】従来例のインバータ回路。FIG. 8 shows a conventional inverter circuit.
【図９】従来例のインバータ回路。FIG. 9 shows a conventional inverter circuit.
【図１０】従来例のインバータ回路。FIG. 10 shows a conventional inverter circuit.
１０…ＰＭＯＳトランジスタ、１１，９０，１１０，１
２３…ＮＭＯＳトランジスタ、１２，１３…抵抗、１
４，１５…ＮＰＮトランジスタ、１００…ＰチャネルＪ
ＦＥＴ、１２５，１２６…ショットキーバリヤダイオー
ド付ＮＰＮトランジスタ。10 ... PMOS transistor, 11, 90, 110, 1
23 ... NMOS transistor, 12, 13 ... Resistor, 1
4, 15 ... NPN transistor, 100 ... P-channel J
FET, 125, 126 ... NPN transistor with Schottky barrier diode.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 洋二 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 久保木 茂雄 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 岩村 将弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoji Nishio 3-1-1 Sachimachi, Hitachi City, Ibaraki Hitachi Ltd. Hitachi Research Laboratory (72) Inventor Shigeo Kubogi 3-chome, Hitachi City, Ibaraki Prefecture 1-1 Hitachi Ltd., Hitachi Research Laboratory (72) Inventor Masahiro Iwamura 3-1-1, Saiwaicho, Hitachi City, Ibaraki Hitachi Ltd. Hitachi Research Laboratory
Claims (6)
クタ，出力端子に接続された第１導電型のエミッタ、及
び第２導電型のベースを持つ第１のバイポーラトランジ
スタと、 前記第１のバイポーラトランジスタのベースとコレクタ
間に接続された第１の電界効果トランジスタと、 前記第１のバイポーラトランジスタのベースとエミッタ
間に接続された電位伝達手段と、 前記出力端子と第２の電位間に接続されたスイッチング
手段を具備し、 前記第１の電界効果トランジスタのゲートとスイッチン
グ手段が入力端子に接続されていることを特徴とする半
導体集積回路装置。1. A first bipolar transistor having a first conductivity type collector connected to a first potential, a first conductivity type emitter connected to an output terminal, and a second conductivity type base, and A first field effect transistor connected between a base and a collector of the first bipolar transistor; a potential transfer means connected between a base and an emitter of the first bipolar transistor; the output terminal and a second potential; A semiconductor integrated circuit device comprising: switching means connected between the gate and switching means connected to an input terminal of the first field effect transistor.
トランジスタが第２導電型であることを特徴とする半導
体集積回路装置。2. A semiconductor integrated circuit device according to claim 1, wherein the first field effect transistor is of a second conductivity type.
抵抗から成ることを特徴とする半導体集積回路装置。3. A semiconductor integrated circuit device according to claim 1, wherein the potential transmitting means is a resistor.
ラトランジスタがターンオフする時、前記スイッチング
手段がターンオンし、前記第１のバイポーラトランジス
タがターンオンする時、前記スイッチング手段がターン
オフするように、前記第１のバイポーラトランジスタと
前記スイッチング手段が相補的に動作することを特徴と
する半導体集積回路装置。4. The claim 1 according to claim 1, wherein when the first bipolar transistor is turned off, the switching means is turned on, and when the first bipolar transistor is turned on, the switching means is turned off. 2. A semiconductor integrated circuit device characterized in that the bipolar transistor and the switching means operate complementarily.
クタ，出力端子に接続された第１導電型のエミッタ、及
び第２導電型のベースを持つ第１のバイポーラトランジ
スタと、 前記第１のバイポーラトランジスタのベースとコレクタ
間に接続された第１の電界効果トランジスタと、 前記第１のバイポーラトランジスタのベースとエミッタ
間に接続された電位伝達手段と、 前記出力端子と第２の電位間に接続されたスイッチング
手段と、 前記出力端子と入力端子の間に接続されたフィードバッ
ク手段を具備し、 前記第１の電界効果トランジスタのゲート及び前記スイ
ッチング手段が、前記入力端子に接続されていることを
特徴とする半導体集積回路装置。5. A first bipolar transistor having a first conductivity type collector connected to a first potential, a first conductivity type emitter connected to an output terminal, and a second conductivity type base, and A first field effect transistor connected between a base and a collector of the first bipolar transistor; a potential transfer means connected between a base and an emitter of the first bipolar transistor; the output terminal and a second potential; A switching means connected between them; and a feedback means connected between the output terminal and the input terminal, wherein the gate of the first field effect transistor and the switching means are connected to the input terminal. A semiconductor integrated circuit device characterized by the above.
クタ，出力端子に接続された第１導電型のエミッタ、及
び第２導電型のベースを持つ第１のバイポーラトランジ
スタと、 前記第１のバイポーラトランジスタのベースとコレクタ
間に接続された第１の電界効果トランジスタと、 前記第１のバイポーラトランジスタのベースとエミッタ
間に接続された電位伝達手段と、 前記出力端子と第２の電位間に接続されたスイッチング
手段と、 入力端子に出力信号を出力するＣＭＯＳ回路を具備し、 前記第１の電界効果トランジスタのゲート及びスイッチ
ング手段が、前記入力端子に接続されていることを特徴
とする半導体集積回路装置。6. A first bipolar transistor having a first conductivity type collector connected to a first potential, a first conductivity type emitter connected to an output terminal, and a second conductivity type base, and A first field effect transistor connected between a base and a collector of the first bipolar transistor; a potential transfer means connected between a base and an emitter of the first bipolar transistor; the output terminal and a second potential; A switching circuit connected between the output terminals and a CMOS circuit for outputting an output signal to an input terminal, wherein the gate of the first field effect transistor and the switching means are connected to the input terminal. Semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097672A JPH0752834B2 (en) | 1992-04-17 | 1992-04-17 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP4097672A JPH0752834B2 (en) | 1992-04-17 | 1992-04-17 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119815A Division JPH0783252B2 (en) | 1982-07-12 | 1982-07-12 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129928A true JPH05129928A (en) | 1993-05-25 |
| JPH0752834B2 JPH0752834B2 (en) | 1995-06-05 |
Family
ID=14198516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097672A Expired - Lifetime JPH0752834B2 (en) | 1992-04-17 | 1992-04-17 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0752834B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
| JPS55154826A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | Switching circuit |
-
1992
- 1992-04-17 JP JP4097672A patent/JPH0752834B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55100734A (en) * | 1979-01-26 | 1980-07-31 | Hitachi Ltd | Output buffer circuit with latch function |
| JPS55154826A (en) * | 1979-05-21 | 1980-12-02 | Exxon Research Engineering Co | Switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752834B2 (en) | 1995-06-05 |
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