JP2511044B2 - Logic circuit - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バイポーラトランジスタとCMOSを用い
て、低消費電力、高負荷駆動能力及び高速性を実現した
論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application] The present invention relates to a logic circuit using a bipolar transistor and a CMOS to realize low power consumption, high load driving capability and high speed.
（従来の技術） 論理回路の回路形式にあっては、従来より各種のもの
が用いられており、例えばバイポーラトランジスタある
いはCMOSで構成したものなどがあげられる。(Prior Art) Various types of logic circuits have been conventionally used, for example, those formed of bipolar transistors or CMOS.
第６図はバイポーラトランジスタを用いて構成したNA
NDゲート回路の回路図である。同図に示すNANDゲート
は、２入力端子A,Bを有する入力段が、ダイオードD1,D2
及びNPN型のショットキートランジスタ（以下「Ｓトラ
ンジスタ」と呼ぶ）Q1,Q2によりDTLで構成され、出力段
がダーリントン接続されたＳトランジスタQ3及びNPN型
のバイポーラトランジスタ（以下「Ｂトランジスタ」と
呼ぶ）Q4と、ＳトランジスタQ5がトーテムポール形に接
続されて構成されており、ＢトランジスタQ4とＳトラン
ジスタQ5の接続点を出力端子OUTとしている。Figure 6 shows an NA constructed with bipolar transistors.
It is a circuit diagram of an ND gate circuit. In the NAND gate shown in the figure, the input stage having two input terminals A and B is composed of diodes D 1 and D 2
And NPN type Schottky transistor (hereinafter referred to as “S transistor”) Q 1 and Q 2 are formed by DTL, and the output stage is Darlington connected S transistor Q 3 and NPN type bipolar transistor (hereinafter “B transistor”). Q 4 ) and an S transistor Q 5 are connected in a totem pole configuration, and the connection point between the B transistor Q 4 and the S transistor Q 5 is used as the output terminal OUT.
このように、論理ゲートをＢトランジスタで構成した
場合には、Ｂトランジスタの特徴の一つである大きな伝
達コンダクタンスにより、高負荷駆動能力及び動作速度
の速い論理ゲートを実現することができる。As described above, when the logic gate is formed of the B transistor, the large transfer conductance, which is one of the features of the B transistor, makes it possible to realize a logic gate having a high load driving capability and a high operating speed.
ところで、第６図において、入力端子A,Bともにハイ
レベル状態にある場合には、ＳトランジスタQ1が導通状
態となり、これにより、電圧源Vcc→抵抗R1→Ｓトラン
ジスタQ1→抵抗R2→グランドの電流経路が形成される。
さらに、ＳトランジスタQ2が導通状態となり、電圧源Vc
c→抵抗R3→ＳトランジスタQ2→ＳトランジスタQ5のベ
ース端子の経路で電流が流れる。一方、入力端子A,Bの
どちらか一方がロウレベル状態にある場合、例えば入力
端子Ａがロウレベル状態にあると、電圧源Vcc→抵抗R4
→ダイオードD1の経路で電流が流れる。By the way, in FIG. 6, when both the input terminals A and B are in the high level state, the S transistor Q 1 becomes conductive, which causes the voltage source Vcc → resistor R 1 → S transistor Q 1 → resistor R 2 → A ground current path is formed.
Further, the S transistor Q 2 becomes conductive, and the voltage source Vc
c → resistance R 3 → S transistor Q 2 → current flows in the route of the base terminal of S transistor Q 5 . On the other hand, when one of the input terminals A and B is in the low level state, for example, when the input terminal A is in the low level state, the voltage source Vcc → the resistance R 4
→ Current flows through the path of diode D 1 .
このように、回路が定常状態にあっても、回路中に上
述したような電流経路が形成され、消費電力が増大する
ことになる。ここで、消費電力を低減するために電流を
減らした場合には、高速性が損なわれることになる。そ
こで、高速動作が可能で消費電力を低減するためにCMOS
で構成したものがある。As described above, even when the circuit is in the steady state, the current path as described above is formed in the circuit, and the power consumption increases. Here, if the current is reduced in order to reduce the power consumption, the high speed performance will be impaired. Therefore, in order to enable high-speed operation and reduce power consumption, CMOS
There is one composed of.
第７図はCMOSで構成したNANDゲート回路の回路図であ
る。このNANDゲート回路は、２入力端子C,Dを有する入
力段が、直列接続されたＰチャンネルMOSトランジスタ
（以下「PMOS」と呼ぶ）P1及びＮチャンネルMOSトラン
ジスタ（以下「NMOS」と呼ぶ）N1,N2と、直列接続され
たPMOSP2及びNMOSN3,N4とが並列接続されて構成されて
いる。また、出力段はPMOSP3及びNMOSN5からなるインバ
ータ回路と、PMOSP4及びNMOSN6からなるインバータ回路
とがカスケード接続されて構成されている。なお、それ
ぞれの入力端子C,Dには、PN接合形のダイオードD3,D4と
抵抗R5、PN接合形のダイオードD5,D6と抵抗R6で構成さ
れた入力保護回路が付加されている。FIG. 7 is a circuit diagram of a NAND gate circuit composed of CMOS. This NAND gate circuit has a P-channel MOS transistor (hereinafter referred to as “PMOS”) P 1 and an N-channel MOS transistor (hereinafter referred to as “NMOS”) N whose input stages having two input terminals C and D are connected in series. 1 and N 2, and PMOSP 2 and NMOSN 3 and N 4 connected in series are connected in parallel. The output stage is configured by cascade connection of an inverter circuit composed of PMOSP 3 and NMOSN 5 and an inverter circuit composed of PMOSP 4 and NMOSN 6 . An input protection circuit consisting of PN junction type diodes D 3 and D 4 and resistor R 5 , and PN junction type diodes D 5 and D 6 and resistor R 6 is added to each input terminal C and D. Has been done.
このように、CMOSで構成した場合には、MOSトランジ
スタはその伝達コンダクタンスがバイポーラトランジス
タに比べて小さいため、電流駆動能力が小さくなり、高
速動作が困難になるので、トランジスタサイズを大きく
したインバータ回路をカスケード接続して出力段を構成
している。As described above, when the CMOS transistor is used, the transfer conductance of the MOS transistor is smaller than that of the bipolar transistor, so that the current driving capability becomes small and high-speed operation becomes difficult. The output stage is configured by cascade connection.
しかしながら、このようにした場合には、カスケード
接続されたインバータ回路の伝達遅延時間（ｔpd）だけ
出力信号が遅れることになる。また、出力段のトランジ
スタサイズを大きくすると、回路が大型化することにな
り、特に集積化による回路の小型化という観点からは逆
行することになる。However, in this case, the output signal is delayed by the transmission delay time (tpd) of the cascaded inverter circuits. In addition, if the transistor size of the output stage is increased, the size of the circuit becomes large, which is contrary to the viewpoint of miniaturization of the circuit due to integration.
さらに、出力段のトランジスタサイズを大きくした場
合には、トランジスタのON抵抗が小さくなる。このた
め、出力信号がオーバーシュートあるいはアンダーシュ
ートした場合には、出力端子OUTに接続される配線のイ
ンダクタンス成分及び負荷の容量成分とで形成される共
振回路において、出力信号のオーバーシュートあるいは
アンダーシュートをトランジスタのON抵抗が吸収するこ
とができず、リンギングが発生することになる。これに
より、最悪の場合には誤動作を招くおそれがあった。Furthermore, when the transistor size of the output stage is increased, the ON resistance of the transistor is decreased. Therefore, when the output signal overshoots or undershoots, the output signal overshoot or undershoot is prevented in the resonance circuit formed by the inductance component of the wiring connected to the output terminal OUT and the capacitance component of the load. The ON resistance of the transistor cannot absorb it, resulting in ringing. This may lead to malfunction in the worst case.
そこで、入力端子C,Dには、PN接合形のダイオードと
抵抗とにより入力保護回路が付加されており、これはサ
ージノイズに対しては有効であるが、PN接合形のダイオ
ードの順方向電圧降下（VF）は0.7（Ｖ）程度であるた
め、リンギングに対してはこれを十分に抑えることが困
難である。Therefore, an input protection circuit is added to the input terminals C and D with a PN junction type diode and a resistor.This is effective against surge noise, but the forward voltage of the PN junction type diode is Since the fall (V F ) is about 0.7 (V), it is difficult to sufficiently suppress the ringing.
（発明が解決しようとする問題点） 以上説明したように、論理ゲートをバイポーラトラン
ジスタにより構成した場合には、負荷駆動能力及び高速
性に優れている反面、消費電力が増大するという問題が
あり、消費電力を低減しようとすると高速性が損なわれ
るという問題がある。(Problems to be Solved by the Invention) As described above, when the logic gate is configured by the bipolar transistor, the load driving capability and the high speed are excellent, but there is a problem that the power consumption increases. There is a problem that high speed is impaired when trying to reduce power consumption.
一方、CMOSのみで構成した場合には、消費電力を低減
することはできるが、その反面、負荷駆動能力が小さく
なり、高速動作が困難であった。また、負荷駆動能力を
高めるために出力段のトランジスタサイズを大きくする
と、回路構成が大型化するとともにリンギングを十分に
抑えることができず、いずれの構成においても、低消費
電力、高負荷駆動能力、高速性、リンギングの抑制を実
現することは困難である。On the other hand, when it is configured only with CMOS, the power consumption can be reduced, but on the other hand, the load driving capability is reduced, and high-speed operation is difficult. In addition, if the transistor size of the output stage is increased in order to increase the load driving capability, the circuit configuration becomes large and it is not possible to sufficiently suppress ringing.In any configuration, low power consumption, high load driving capability, It is difficult to realize high speed and suppression of ringing.
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、リンギングを緩和して、
低消費電力、高負荷駆動能力、高速性を達成した論理回
路を提供することにある。Therefore, the present invention has been made in view of the above, and an object thereof is to alleviate ringing,
It is to provide a logic circuit that achieves low power consumption, high load driving capability, and high speed.
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、入力信号を
CMOSインバータ回路により反転して出力する入力部と、
ベース端子が抵抗を介して電源に接続された第１のバイ
ポーラトランジスタと、第１のバイポーラトランジスタ
とダーリントン接続された第２のバイポーラトランジス
タと、第２のバイポーラトランジスタとトーテムポール
形に接続された第３のバイポーラトランジスタとを備
え、第２のバイポーラトランジスタと第３のバイポーラ
トランジスタの接続点から入力信号に対する論理演算結
果を出力する出力部と、ベース端子が抵抗を介して電源
に接続され、第３のバイポーラトランジスタのベース端
子と電源との間に接続されて、出力部の出力信号がロウ
レベルからハイレベルに変化する際に、第３のバイポー
ラトランジスタのベース電荷を放電させる放電用トラン
ジスタと、第１のバイポーラトランジスタのベース端子
と第３のバイポーラトランジスタのベース端子との間に
接続され、入力部の出力信号により導通制御される第１
導電型のFET（電界効果トランジスタ）と、ゲート端子
が第１のバイポーラトランジスタのベース端子に接続さ
れた第２導電型の第１のFETと、第２導電型の第１のFET
を介して放電用トランジスタのベース端子と電源との間
に接続され、入力部の出力信号により導通制御される第
２導電型の第２のFETとを備え、入力信号に対する論理
演算を行ない、出力部のバイポーラトランジスタをスイ
ッチング制御する制御部とから構成される。[Structure of the Invention] (Means for Solving Problems) In order to achieve the above object, the present invention provides an input signal
An input unit that inverts and outputs by a CMOS inverter circuit,
A first bipolar transistor whose base terminal is connected to a power source through a resistor, a second bipolar transistor which is Darlington-connected to the first bipolar transistor, and a second bipolar transistor which is connected to the second bipolar transistor in a totem pole shape. An output unit for outputting a logical operation result with respect to an input signal from a connection point between the second bipolar transistor and the third bipolar transistor, and a base terminal connected to a power supply via a resistor; A discharge transistor connected between the base terminal of the bipolar transistor and the power supply for discharging the base charge of the third bipolar transistor when the output signal of the output section changes from low level to high level; Base terminal of third bipolar transistor and third bipolar Is connected between the base terminal of the transistor, the first whose conduction controlled by the output signal of the input section
Conductive type FET (field effect transistor), second conductive type first FET whose gate terminal is connected to the base terminal of the first bipolar transistor, and second conductive type first FET
Is connected between the base terminal of the discharging transistor and the power source via the second FET of the second conductivity type, the conduction of which is controlled by the output signal of the input section. And a control unit that controls switching of the bipolar transistor of the above unit.
（作用） 上記構成において、この発明は、出力部を構成するそ
れぞれのバイポーラトランジスタを、相補型のFETを有
する制御部によってスイッチング制御し、かつ出力部の
第３のバイポーラトランジスタをスイッチングする際に
ベース電荷を放電用トランジスタにより引き抜いて貫通
電流を低減し、消費電流を削減するようにしている。(Operation) In the above structure, according to the present invention, the respective bipolar transistors forming the output section are switching-controlled by the control section having the complementary FET, and the base is used when switching the third bipolar transistor of the output section. The electric charge is extracted by the discharging transistor to reduce the through current and the current consumption.
また、出力部のスイッチング動作を制御する制御部
に、入力信号の論理演算機能を持たせて段数の削減を図
るようにしている。Further, the control unit for controlling the switching operation of the output unit is provided with the logical operation function of the input signal to reduce the number of stages.
（実施例） 以下、図面を用いてこの発明の実施例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図はこの発明の第１の実施例に係る論理回路の構
成を示す回路図である。同図に示す論理回路は、バイポ
ーラトランジスタとCMOSとを混用して、CMOSを有する入
力部Ｉ及び制御部IIとバイポーラトランジスタからなる
出力部IIIで、２入力端子A,Bを有するANDゲートあるい
はNORゲートを構成している。FIG. 1 is a circuit diagram showing the configuration of a logic circuit according to the first embodiment of the present invention. The logic circuit shown in the figure is a mixture of a bipolar transistor and a CMOS, an input section I having a CMOS and an output section III composed of a control section II and a bipolar transistor, and an AND gate or NOR having two input terminals A and B. It constitutes the gate.
第１図において、入力部Ｉは、PMOSとNMOSとからなる
インバータ回路I1,I2を有し、入力端子Ａがショットキ
ーダイオード（以下「Ｓダイオード」と呼ぶ）D11と抵
抗R11とからなる入力保護回路を介してインバータ回路I
1の入力に接続され、入力端子ＢがＳダイオードD12と抵
抗R12とからなる入力保護回路を介してインバータ回路I
2の入力に接続されている。In FIG. 1, an input section I has inverter circuits I 1 and I 2 composed of PMOS and NMOS, and an input terminal A has a Schottky diode (hereinafter referred to as “S diode”) D 11 and a resistor R 11 . Inverter circuit I through the input protection circuit consisting of
Inverter circuit I connected to the input of 1 and input terminal B via an input protection circuit consisting of S diode D 12 and resistor R 12.
Connected to 2 inputs.
制御部IIは、後述する出力部IIIを導通制御させるも
のであり、第１図に示す論理ゲートをANDゲートあるい
はNORゲートとして動作させる切換回路１と、直列接続
されたPMOSP13,P14,P15と、並列接続されたNMOSN14,N15
と、ＳトランジスタQ14及び抵抗R14とから構成されてい
る。The control unit II controls conduction of an output unit III, which will be described later, and includes a switching circuit 1 for operating the logic gate shown in FIG. 1 as an AND gate or a NOR gate, and PMOSP 13 , P 14 , P connected in series. 15 and NMOSN 14 and N 15 connected in parallel
And an S transistor Q 14 and a resistor R 14 .
切換回路１は、ANDゲートとして動作させる場合に
は、入出力端ab間及び入出力端cd間で短絡され、NORゲ
ートとして動作させる場合には、入出力端ab間及び入出
力端cd間にインバータ回路が挿入されるようになってい
る。The switching circuit 1 is short-circuited between the input / output terminals ab and cd when operating as an AND gate, and between the input / output terminals ab and cd when operating as a NOR gate. An inverter circuit is designed to be inserted.
PMOSP15及びNMOSN13は、そのゲート端子が切換回路１
を介してインバータ回路I2の出力に接続され、PMOSP14
及びNMOSN14は、そのゲート端子が切換回路１を介して
インバータ回路I1の出力に接続されており、PMOSP
13は、そのゲート端子がNMOSN13,N14のドレイン端子に
接続されている。The gate terminals of the PMOSP 15 and the NMOSN 13 are the switching circuit 1
It is connected to the output of the inverter circuit I 2 through, PMOSP 14
, And NMOSN 14 , whose gate terminals are connected to the output of the inverter circuit I 1 through the switching circuit 1,
The gate terminal of 13 is connected to the drain terminals of NMOS N 13 and N 14 .
ＳトランジスタQ14は、後述する出力部IIIを構成する
ＳトランジスタQ13のベース電荷を放出させるためのも
のであり、NMOSN13,N14のソース端子とグランドとの間
に挿入され、ベース端子がPMOSP15のドレイン端子に接
続されているとともに、抵抗R14を介いてグランドに接
続されている。The S-transistor Q 14 is for discharging the base charge of the S-transistor Q 13 that constitutes the output section III, which will be described later, and is inserted between the source terminals of the NMOS N 13 and N 14 and the ground. It is connected to the drain terminal of the PMOS P 15 and also connected to the ground via the resistor R 14 .
出力部IIIは、ダーリントン接続されたＳトランジス
タQ11及びＢトランジスタQ12と、これとトーテムポール
形に接続されたＳトランジスタQ13を有しており、Ｂト
ランジスタQ12とＳトランジスタQ13の接続点を出力端子
OUTとしている。ＳトランジスタQ11は、そのベース端子
が抵抗R13を介して電圧源Vccに接続されているととも
に、NMOSN13,N14のドレイン端子に接続されている。Ｓ
トランジスタQ12は、そのベース端子がＳダイオードD13
を介してＳトランジスタQ11のベース端子に接続されて
いる。ＳトランジスタQ13は、そのベース端子がNMOS
N13,N14のソース端子に接続されている。The output unit III is the S transistor Q 11 and the B transistors Q 12, which are Darlington connected, has a S transistor Q 13 which is connected thereto and totem-pole, connection B transistor Q 12 and the S transistor Q 13 Output point
OUT. The base terminal of the S transistor Q 11 is connected to the voltage source Vcc through the resistor R 13 and also connected to the drain terminals of the NMOS N 13 and N 14 . S
The base terminal of the transistor Q 12 is an S diode D 13
Is connected to the base terminal of the S transistor Q 11 via. The base terminal of the S transistor Q 13 is an NMOS.
It is connected to the source terminals of N 13 and N 14 .
以上説明したように、この発明の第１の実施例は構成
されており、次にこの実施例の作用を第２図に示す動作
波形図を参照して説明する。As described above, the first embodiment of the present invention is constructed. Next, the operation of this embodiment will be described with reference to the operation waveform chart shown in FIG.
ここで、切換回路１は、入出力端ab間及び入出力端cd
間が短絡されて、第１図に示す論理ゲートがANDゲート
となる場合について説明する。Here, the switching circuit 1 is arranged between the input / output terminals ab and the input / output terminal cd.
A case will be described in which the logic gates shown in FIG.
まず、入力端子Ａをハイレベル状態にして、この状態
における出力端子OUTの電位の変化について説明する。
なお、入力端子Ａがハイレベル状態にあると、インバー
タ回路I1の出力はロウレベルとなり、PMOSP14は導通状
態、NMOSN14は非導通状態となっている。First, the change in the potential of the output terminal OUT in this state with the input terminal A in the high level state will be described.
When the input terminal A is in the high level state, the output of the inverter circuit I 1 is in the low level, the PMOSP 14 is in the conductive state and the NMOSN 14 is in the nonconductive state.
このような状態において、入力端子Ｂがロウレベル状
態にあると、インバータ回路I2の出力すなわちＤ点の電
位はハイレベルにあり、NMOSN13は導通状態にある。こ
のため、ＳトランジスタQ11及びＢトラジスタQ12は非導
通状態、ＳトランジスタQ13は導通状態となり、出力は
ロウレベル状態になっている。In such a state, when the input terminal B is in the low level state, the output of the inverter circuit I 2 , that is, the potential at the point D is in the high level, and the NMOS N 13 is in the conductive state. Therefore, the S transistor Q 11 and the B transistor Q 12 are non-conductive, the S transistor Q 13 is conductive, and the output is in the low level state.
そして、入力端子Ｂをロウレベルからハイレベルに変
化させると、Ｄ点の電位はハイレベルからロウレベルへ
と降下しはじめ、 （PMOSP15のしきい値電圧）の電位以下になると、PMOSP
15が導通状態となる。このため、電圧源VccからPMOS
P13,P14,P15を介してＳトランジスタQ14のベース端子に
電流が供給されて、ＳトランジスタQ14は導通状態にな
る。したがって、ＳトランジスタQ13のベース電荷は、
ＳトランジスタQ14を介してグランドに放出されて、Ｓ
トランジスタQ13は急速に非導通状態となる。When the input terminal B is changed from the low level to the high level, the potential at the point D begins to drop from the high level to the low level, When the potential becomes lower than (the threshold voltage of PMOSP 15 ), the PMOSP
15 becomes conductive. Therefore, from the voltage source Vcc to the PMOS
Current is supplied to the base terminal of the S transistor Q 14 via the P 13, P 14, P 15 , S transistor Q 14 is turned on. Therefore, the base charge of the S transistor Q 13 is
It is discharged to the ground through the S transistor Q 14 , and S
Transistor Q 13 rapidly becomes non-conductive.
なお、ＳトランジスタQ14が導通状態になった時に、
抵抗R13→NMOSN13→ＳトランジスタQ14の電流経路が形
成されるが、ＳトランジスタQ14のベース端子に供給さ
れはじめる電流を抵抗R14により吸収することにより、
ＳトランジスタQ14が導通状態になる時間を遅らせて、
貫通電流を低減している。In addition, when the S transistor Q 14 becomes conductive,
A current path of the resistor R 13 → NMOSN 13 → S transistor Q 14 is formed, but by absorbing the current that starts to be supplied to the base terminal of the S transistor Q 14 by the resistor R 14 ,
Delay the time that the S-transistor Q 14 becomes conductive,
Through current is reduced.
さらに、Ｄ点の電位が降下して、 （ＳトランジスタQ13のベース・エッタ間電圧）＋ （NMOSN13のしきい値電圧）の電圧に達するまで、NMOSN
13は導通状態にあるが、ゲート・ソース間電圧が減少す
るために、ドレイン電流が徐々に減少しはじめる。Ｄ点
の電位が に達すると、NMOSN13は非導通状態となる。また、Ｃ点
の電位は、抵抗R13とNMOSN13,N14のドレイン及びＳダイ
オードD13,D14における寄生容量との時定数にしたがっ
て上昇する。Furthermore, the potential at point D drops, (Base-Etter voltage of S transistor Q 13 ) + Until the voltage of (threshold voltage of NMOSN 13 ) is reached.
Although 13 is conductive, the drain current gradually starts to decrease due to the decrease in the gate-source voltage. The potential at point D When, the NMOSN 13 becomes non-conductive. The potential at the point C rises according to the time constant of the resistance R 13 , the drains of the NMOS N 13 and N 14 and the parasitic capacitances of the S diodes D 13 and D 14 .
Ｃ点の電位が上昇すると、ＳトランジスタQ11が導通
状態となり、これにより、ＢトランジスタQ12も導通状
態となり、出力端子OUTはロウレベル状態からハイレベ
ル状態になる。さらに、Ｃ点の電位が上昇して、 （PMOSP13のしきい値電圧）以上になると、PMOSP13は非
導通状態となる。これにより、ＳトランジスタQ14のベ
ース端子に電流が供給されなくなるとともに、ベース端
子に蓄積された電荷は抵抗R14を介してグランドに放出
されて、ＳトランジスタQ14は非導通状態となる。When the potential at the point C rises, the S transistor Q 11 becomes conductive, and the B transistor Q 12 also becomes conductive, and the output terminal OUT changes from the low level state to the high level state. Furthermore, the potential at point C rises, Above (the threshold voltage of PMOSP 13 ), PMOSP 13 becomes non-conductive. As a result, no current is supplied to the base terminal of the S transistor Q 14 , and the electric charge accumulated at the base terminal is discharged to the ground through the resistor R 14 , and the S transistor Q 14 becomes non-conductive.
このように、出力端子OUTをロウレベル状態からハイ
レベル状態にさせる場合に、ＳトランジスタQ13のベー
ス電荷をＳトランジスタQ14を介してグランドに放出さ
せることにより、電圧源VccからＢトランジスタQ12及び
ＳトランジスタQ13を介してグランドに流れ込む貫通電
流を低減するようにしている。In this way, when the output terminal OUT is changed from the low level state to the high level state, the base charge of the S transistor Q 13 is discharged to the ground through the S transistor Q 14 so that the voltage source Vcc and the B transistor Q 12 and The through current flowing into the ground via the S transistor Q 13 is reduced.
次に、このような状態にあって、入力端子Ｂをロウレ
ベル状態に変化させると、Ｄ点の電位はロウレベルから
ハイレベルに上昇しはじめて、NMOSN13は導通状態にな
り、電流がNMOSN13を流れはじめる。これにより、Ｃ点
の電位は下降しはじめて、 （PMOSP13のしきい値電圧）以下になると、PMOSP13は導
通状態となり、PMOSP13,P14,P15は一時的に全て導通状
態となる。しかしながら、Ｄ点の電位が上昇してただち
にPMOSP15が非導通状態になるために、PMOSP13,P14,P15
が全て導通状態になるのは極めて短時間となる。Next, in such a state, when the input terminal B is changed to the low level state, the potential at the point D starts to rise from the low level to the high level, the NMOSN 13 becomes conductive, and the current flows through the NMOSN 13 . Get started. As a result, the potential at point C begins to fall, When (PMOSP 13 threshold voltage) or less, PMOSP 13 becomes conductive, and PMOSP 13 , P 14 , and P 15 all become temporarily conductive. However, since the potential at the point D rises and the PMOSP 15 immediately becomes non-conducting, the PMOSP 13 , P 14 , P 15
Will be in a conducting state for a very short time.
さらに、ＳトランジスタQ14のベース端子に流れよう
とする電流のうち、VBE（ＳトランジスタQ14のベース・
エミッタ間電圧）/R（R14の抵抗値）までの電流は抵抗R
14により吸収されることになる。したがって、Ｓトラン
ジスタQ14は非導通状態を保持することになる。Furthermore, of the current that tries to flow to the base terminal of the S-transistor Q 14 , V BE (base of the S-transistor Q 14
Emitter voltage) / R (current up to the resistance value of R 14) are resistor R
Will be absorbed by 14 . Therefore, the S transistor Q 14 maintains the non-conduction state.
これにより、ＳトランジスタQ13のベース端子に、電
圧源Vccから抵抗R13及びNMOSN13を介して電流が供給さ
れるとともに、ＢトランジスタQ12のベース電荷がＳダ
イオードD13を介して、また、出力端子OUTの電荷がＳダ
イオードD14を介して供給されて、ＳトランジスタQ13は
導通状態、ＳトランジスタQ11及びＢトランジスタQ12は
非導通状態となり、出力端子OUTはハイレベル状態から
ロウレベル状態になる。As a result, a current is supplied to the base terminal of the S-transistor Q 13 from the voltage source Vcc through the resistor R 13 and the NMOS N 13 , and the base charge of the B-transistor Q 12 passes through the S diode D 13 and The charge of the output terminal OUT is supplied through the S diode D 14 , the S transistor Q 13 is in the conductive state, the S transistor Q 11 and the B transistor Q 12 are in the non-conductive state, and the output terminal OUT is in the low level state from the high level state. become.
一方、入力端子Ｂをハイレベル状態として入力端子Ａ
の状態を変化させた場合にあっても、上述したと同様と
なる。また、切換回路１の入出力端ab間及び入出力端cd
間にインバータ回路を挿入した場合にも、上述したと同
様となる。On the other hand, the input terminal B is set to the high level state and the input terminal A is
Even when the state is changed, it is the same as described above. Further, between the input / output terminals ab and the input / output terminal cd of the switching circuit 1.
The same applies when an inverter circuit is inserted between them.
したがって、このような回路構成においては、バイポ
ーラトランジスタを用いているが、回路の動作状態及び
定常状態の電流を大幅に低減して、消費電力をほぼCMOS
のみで構成した回路程度にすることができる。また、出
力段をバイポーラトランジスタで構成しているので、高
負荷駆動能力及び高速性を実現することができる。さら
に、出力段のバイポーラトランジスタのON抵抗は、その
電流−電圧特性がノン・リニアな特性を示すとともに、
同程度の駆動能力を有するCMOSに比べて大きいために、
リンギングを緩和することができる。Therefore, although a bipolar transistor is used in such a circuit configuration, the current in the operating state and the steady state of the circuit is significantly reduced, and the power consumption is almost CMOS.
The circuit can be made up of only one. Further, since the output stage is composed of bipolar transistors, high load driving capability and high speed can be realized. Furthermore, the ON resistance of the bipolar transistor in the output stage shows that its current-voltage characteristics are non-linear,
Because it is larger than CMOS, which has the same driving capability,
Ringing can be alleviated.
またさらに、PN接合形のダイオードに比べて応答速度
が速く、順方向電圧降下が小さいＳダイオードを用い
て、入力保護回路を構成しているので、入力端子に接続
される配線が長い場合に発生しやすいリンギングをPN接
合形のダイオードを用いた入力保護回路に比べて、緩和
することができるようになる。Furthermore, since the input protection circuit is configured using S diodes, which have a faster response speed and a smaller forward voltage drop than PN junction type diodes, this occurs when the wiring connected to the input terminal is long. It is possible to reduce the ringing that is easy to do compared with the input protection circuit using the PN junction type diode.
第３図はこの発明の第２の実施例に係る論理回路の構
成を示す回路図である。この論理回路は、第１図に示し
た論理回路に対して、第１図に示したPMOSP14,P15を、
第３図の点線で囲まれたしきい値同一回路３に置換えた
ものであり、その他は第１図に示した論理回路と同一構
成とし、同符号のものは同一物でありその説明は省略す
る。FIG. 3 is a circuit diagram showing the configuration of the logic circuit according to the second embodiment of the present invention. This logic circuit is different from the logic circuit shown in FIG. 1 in that PMOSP 14 and P 15 shown in FIG.
3 is replaced with the threshold identical circuit 3 surrounded by the dotted line in FIG. 3, and the other parts have the same configuration as the logic circuit shown in FIG. 1, and those having the same reference numerals are the same and description thereof is omitted. To do.
ところで、第１図に示したような構成において、PMOS
P14,P15がともに導通状態に移行する過程としては、２
通りの入力変化があげられる。By the way, in the configuration shown in FIG.
There are two processes for the transition of P 14 and P 15 to the conductive state.
The input change on the street can be raised.
切換回路１の出力端ｄがロウレベル状態でPMOSP14
が導通状態にある場合に、切換回路１の出力端ｂがハイ
レベル状態からロウレベル状態となり、PMOSP15が非導
通状態から導通状態になる場合。When the output terminal d of the switching circuit 1 is in the low level state, the PMOSP 14
When the output terminal b of the switching circuit 1 is changed from the high level state to the low level state, and the PMOSP 15 is changed from the non-conduction state to the conduction state.
切換回路１の出力端ｂがロウレベル状態でPMOSP15
が導通状態にある場合に、切換回路１の出力端ｄがハイ
レベル状態からロウレベル状態となり、PMOSP14が非導
通状態から導通状態になる場合。When the output terminal b of the switching circuit 1 is in the low level state, the PMOSP 15
When the output terminal d of the switching circuit 1 is changed from the high level state to the low level state, the PMOSP 14 is changed from the non-conduction state to the conduction state.
このような２通りの入力変化に対して、上記で示し
た場合には、PMOSP14が導通状態にあるためにPMOSP14の
VDS（ソース・ドレイン間電圧）は０（Ｖ）となり、ま
た、NMOSN13が導通状態でPMOSP13が導通状態にあるため
に、PMOSP15のソース電位は電源Vccの電位となってい
る。このため、PMOSP15のゲート電位がハイレベル状態
からロウレベル状態になると、PMOSP15はすみやかに導
通状態となり、非導通状態から導通状態へのスイッチン
グ動作は迅速に行なわれる。In case of such two kinds of input changes, in the case shown above, since the PMOSP 14 is in the conductive state, the PMOSP 14
V DS (voltage between source and drain) is 0 (V), and since the NMOSN 13 is in the conductive state and the PMOSP 13 is in the conductive state, the source potential of the PMOSP 15 is the potential of the power source Vcc. Therefore, when the gate potential of the PMOSP 15 changes from the high level state to the low level state, the PMOSP 15 immediately becomes conductive and the switching operation from the nonconductive state to the conductive state is performed quickly.
一方、上記で示した場合には、PMOSP14が非導通状
態であるため、PMOSP15はそのソース電位がPMOSP15のス
レッショルド電位となり、カットオフ状態になってい
る。このため、PMOSP14のゲート電位がハイレベル状態
からロウレベル状態になると、PMOSP14が導通状態にな
った後にPMOSP15のソース電位が上昇してPMOSP15のVGS
（ゲート・ソース間電圧）が上昇することになる。On the other hand, in the case shown above, since PMOSP 14 is nonconductive, PMOSP 15 is the source potential thereof becomes the threshold potential of PMOSP 15, has a cut-off state. Therefore, the gate potential of PMOSP 14 changes from the high level state to the low level state, V GS of PMOSP 15 source potential rises of PMOSP 15 after PMOSP 14 becomes a conductive state
(Gate-source voltage) will rise.
したがって、上記で示した場合の入力変化に対して
は、PMOSP14が導通状態になった後にPMOSP15が導通状態
となり、非導通状態から導通状態へのスイッチング動作
は、上記で示した場合に比べて多少遅れることにな
る。このため、ハイレベル出力時の論理回路の応答特性
に差異が生じることになる。Therefore, with respect to the input change in the case shown above, the PMOSP 15 becomes conductive after the PMOSP 14 becomes conductive, and the switching operation from the nonconductive state to the conductive state is different from the case shown above. Will be slightly delayed. Therefore, the response characteristic of the logic circuit at the time of high level output is different.
そこで、この第２の実施例は、上述した応答特性を同
一にするようにしたものである。Therefore, in the second embodiment, the response characteristics described above are made the same.
第３図において、しきい値同一回路３は、４つのPMOS
P16,P17,P18,P19から構成されている。In FIG. 3, the threshold identical circuit 3 has four PMOSs.
It is composed of P 16 , P 17 , P 18 , and P 19 .
PMOSP16及びPMOSP17は、PMOSP13のドレイン端子とＳ
トランジスタQ14のベース端子間に直列に接続されてお
り、PMOSP16のゲート端子は切換回路１の出力端ｂに接
続され、PMOSP17のゲート端子は切換回路１の出力端ｄ
に接続されている。PMOSP 16 and PMOSP 17 are connected to the drain terminal of PMOSP 13 and S
It is connected in series between the base terminals of the transistor Q 14 , the gate terminal of the PMOSP 16 is connected to the output terminal b of the switching circuit 1, and the gate terminal of the PMOSP 17 is the output terminal d of the switching circuit 1.
It is connected to the.
PMOSP18及びPMOSP19は、直列に接続されたPMOSP16,P
17と並列に接続されて、PMOSP13のドレイン端子とＳト
ランジスタQ14のベース端子間に直列に接続されてお
り、PMOSP18のゲート端子は切換回路１の出力端ｄに接
続され、PMOSP19のゲート端子は切換回路１の出力端ｂ
に接続されている。PMOSP 18 and PMOSP 19 is, PMOSP 16, P connected in series
It is connected in parallel with 17 and is connected in series between the drain terminal of the PMOSP 13 and the base terminal of the S transistor Q 14 , and the gate terminal of the PMOSP 18 is connected to the output terminal d of the switching circuit 1 and the PMOSP 19 The gate terminal is the output terminal b of the switching circuit 1.
It is connected to the.
次に、このように構成されたしきい値同一回路３の作
用を、直列に接続されたPMOSP16,P17及びPMOSP18、P19
がともに導通状態になる場合に着目して説明する。ここ
で、切換回路１はその入出力端ab,cd間を短絡して、論
理回路をANDゲートとして動作させるものとする。Next, the operation of the threshold identical circuit 3 configured as described above will be described with reference to PMOSP 16 , P 17 and PMOSP 18 , P 19 connected in series.
Will be described focusing on the case where both are in a conductive state. Here, in the switching circuit 1, it is assumed that the input / output terminals ab and cd are short-circuited and the logic circuit operates as an AND gate.
まずはじめに、入力端子Ａがハイレベル状態、入力端
子Ｂがロウレベル状態にあり、この状態において、入力
端子Ｂをロウレベル状態からハイレベル状態に変化させ
る場合について説明する。First, the case where the input terminal A is in the high level state and the input terminal B is in the low level state, and in this state, the input terminal B is changed from the low level state to the high level state will be described.
入力端子Ａがハイレベル状態にあり、入力端子Ｂがロ
ウレベル状態にあると、切換回路１の出力端ｂはハイレ
ベル状態、出力端ｄはロウレベル状態となり、PMOSP16,
P19は非導通状態、PMOSP17,P18は導通状態となってい
る。したがって、PMOSP17のソース電位はPMOSP17のスレ
ッショルド電圧となり、PMOSP19のソース電位は電源電
位となっている。When the input terminal A is in the high level state and the input terminal B is in the low level state, the output terminal b of the switching circuit 1 is in the high level state, the output terminal d is in the low level state, and the PMOSP 16 ,
P 19 is in a non-conducting state, and PMOSP 17 , P 18 are in a conducting state. Therefore, the source potential of PMOSP 17 becomes a threshold voltage of PMOSP 17, the source potential of PMOSP 19 has a power supply potential.
このような状態において、入力端子Ｂがハイレベル状
態になると、切換回路１の出力端ｂはハイレベル状態か
らロウレベル状態となり、PMOSP16,P19は非導通状態か
ら導通状態になる。In such a state, when the input terminal B goes to the high level state, the output terminal b of the switching circuit 1 goes from the high level state to the low level state, and the PMOSP 16 and P 19 go from the non-conductive state to the conductive state.
この時に、PMOSP19のソース電位は電源電位にあるた
め、PMOSP18,P19は、PMOSP16が非導通状態から導通状態
となり、PMOSP16,P17がともに導通状態になるよりも速
く導通状態となる。このため、電源VccからPMOSP13を介
して流れ出る電流は、切換回路１の出力端ｂがハイレベ
ル状態からロウレベル状態に変化した直後は、PMOSP18,
P19を介してＳトランジスタQ14のベース端子に与えられ
る。At this time, since the source potential of the PMOSP 19 is at the power supply potential, the PMOSP 18 and P 19 are brought into the conducting state faster than the PMOSP 16 is brought from the non-conducting state to the conducting state and the PMOSP 16 and P 17 are both brought into the conducting state. Become. Therefore, current flowing from the power supply Vcc via a PMOSP 13 is immediately after the output terminal b of the switching circuit 1 is changed from the high level to the low level state, PMOSP 18,
It is given to the base terminal of the S transistor Q 14 via P 19 .
次に、入力端子Ａがロウレベル状態、入力端子Ｂがハ
イレベル状態にあり、このような状態において、入力端
子Ａをロウレベル状態からハイレベル状態に変化させる
場合について説明する。Next, the case where the input terminal A is in the low level state and the input terminal B is in the high level state and the input terminal A is changed from the low level state to the high level state in such a state will be described.
入力端子Ａがロウレベル状態にあり、入力端子Ｂがハ
イレベル状態にあると、切換回路１の出力端ｂはロウレ
ベル状態、出力端ｄはハイレベル状態となり、PMOSP16,
P19は導通状態、PMOSP17,P18は非導通状態にある。した
がって、PMOSP19のソース電位はPMOSP19のスレッショル
ド電位となっている。When the input terminal A is in the low level state and the input terminal B is in the high level state, the output terminal b of the switching circuit 1 is in the low level state, the output terminal d is in the high level state, and the PMOSP 16 ,
P 19 is conductive, and PMOSP 17 and P 18 are nonconductive. Therefore, the source potential of PMOSP 19 has a threshold potential of PMOSP 19.
このような状態において、入力端子Ａがロウレベル状
態からハイレベル状態になると、切換回路１の出力端ｄ
はハイレベル状態からロウレベル状態となり、PMOSP17,
P18は非導通状態から導通状態となる。In this state, when the input terminal A changes from the low level state to the high level state, the output terminal d of the switching circuit 1
Changes from the high level state to the low level state, and PMOSP 17 ,
P 18 changes from a non-conducting state to a conducting state.
この時に、PMOSP17のソース電位は電源電位にあるた
めに、PMOSP16,P17は、PMOSP18が非導通状態から導通状
態となり、PMOSP18,P19がともに導通状態になるよりも
速く導通状態となる。このため、電源VccからPMOSP13を
介して流れ出る電流は、切換回路１の出力端ｄがハイレ
ベル状態からロウレベル状態に変化した直後は、PMOSP
16,P17を介してＳトランジスタQ14のベース端子に供給
される。At this time, since the source potential of PMOSP 17 are in a power supply potential, PMOSP 16, P 17 is, PMOSP 18 is turned from the non-conducting state, fast-conducting state than PMOSP 18, P 19 is both a conductive state Becomes Therefore, the current flowing out from the power source Vcc through the PMOSP 13 is immediately after the output terminal d of the switching circuit 1 changes from the high level state to the low level state.
It is supplied to the base terminal of the S transistor Q 14 via 16 and P 17 .
このように、入力端子Ａをロウレベル状態からハイレ
ベル状態に変化させて入力端子A,Bをともにハイレベル
状態にさせる場合と、入力端子Ｂをロウレベル状態から
ハイレベル状態に変化させて入力端子A,Bをともにハイ
レベル状態にさせる場合とでは、しきい値同一回路３の
非導通状態から導通状態にかわるPMOSは異なるが、しき
い値同一回路３は切換回路１の出力端b,dに対して対称
に構成されているので、しきい値同一回路３は、電源Vc
cからＳトランジスタQ14のベース端子に電流を与えると
いう観点からは同様な動作を行なうことになる。As described above, when the input terminal A is changed from the low level state to the high level state and the input terminals A and B are both set to the high level state, and when the input terminal B is changed from the low level state to the high level state, the input terminal A is changed. , B are set to the high level state, the PMOS which changes from the non-conducting state to the conducting state of the threshold voltage identical circuit 3 is different, but the threshold voltage identical circuit 3 is connected to the output terminals b and d of the switching circuit 1. Since they are symmetrical with respect to each other, the threshold identical circuit 3 is connected to the power source Vc.
The same operation is performed from the viewpoint of supplying a current from c to the base terminal of the S transistor Q 14 .
したがって、この第２の実施例にあっては、第１の実
施例と同様の効果が得られるとともに、入力レベルの変
化にかかわらず、しきい値同一回路３の応答速度が同一
となり、ハイレベル出力時の論理回路の応答特性を同一
にすることができるようになる。Therefore, in the second embodiment, the same effect as in the first embodiment can be obtained, and the response speed of the threshold identical circuit 3 becomes the same regardless of the change of the input level, and the high level is achieved. The response characteristics of the logic circuit at the time of output can be made the same.
なお、切換回路１の入出力端ab,cd間にインバータ回
路を接続して、論理回路をNORゲートとした場合にあっ
ても、上記と同様な効果が得られることは勿論である。Even when an inverter circuit is connected between the input / output terminals ab and cd of the switching circuit 1 and the logic circuit is a NOR gate, the same effect as above can be obtained.
第４図はこの発明の第３の実施例に係る論理回路の構
成を示す回路図である。FIG. 4 is a circuit diagram showing the configuration of the logic circuit according to the third embodiment of the present invention.
同図に示す論理回路は、第１図において、PMOSP13の
ドレイン端子とＳトランジスタQ14のベース端子とが、
直列に接続されたPMOSP14,P15を介して接続されている
のに対して、PMOSP13のドレイン端子とＳトランジスタQ
14のベース端子とを並列に接続されたPMOSP21,P22を介
して接続し、PMOSP21のゲート端子を切換回路１の出力
端ｂに接続し、PMOSP22のゲート端子を切換回路１の出
力端ｄに接続して、入出力端ab間及入出力端cd間を短絡
した切換回路１によりORゲートとして動作させ、入出力
端ab間及び入出力端cd間にインバータ回路を挿入した切
換回路１によりNANDゲートとして動作させるようにした
ものである。In the logic circuit shown in FIG. 1, the drain terminal of the PMOSP 13 and the base terminal of the S transistor Q 14 in FIG.
While connected through the PMOSP 14 and P 15 connected in series, the drain terminal of the PMOSP 13 and the S transistor Q
14 base terminals are connected in parallel through PMOSP 21 and P 22 , the gate terminal of PMOSP 21 is connected to the output terminal b of the switching circuit 1, and the gate terminal of PMOSP 22 is the output of the switching circuit 1. A switching circuit which is connected to the terminal d and is operated as an OR gate by the switching circuit 1 in which the input / output terminals ab and the input / output terminals cd are short-circuited and an inverter circuit is inserted between the input / output terminals ab and the input / output terminal cd. It operates as a NAND gate by 1.
また、第４図に示す論理回路は、第１図において、Ｓ
トラジスタQ11,Q13の各々のベース端子が並列に接続さ
れたNMOSN13,N14を介して接続されているのに対して、
直列に接続されたNMOSN21,N22及びNMOSN23,N24をＳトラ
ンジスタQ11,Q13の各々のベース端子間に並列に接続
し、NOMSN21,N24のゲート端子を切換回路１の出力端ｂ
に接続し、NMOSN22,N23のゲート端子を切換回路１の出
力端ｄに接続して、切換回路１の出力変化に対してＳト
ランジスタQ13のスイッチング動作を同一にするように
したものである。Further, the logic circuit shown in FIG.
While the base terminals of the transistors Q 11 and Q 13 are connected via the NMOSs N 13 and N 14 connected in parallel,
The NMOSN 21 , N 22 and NMOSN 23 , N 24 connected in series are connected in parallel between the base terminals of the S transistors Q 11 , Q 13 , and the gate terminals of the NOMSN 21 , N 24 are output from the switching circuit 1. Edge b
And the gate terminals of the NMOS N 22 and N 23 are connected to the output terminal d of the switching circuit 1 so that the switching operation of the S transistor Q 13 is the same with respect to the output change of the switching circuit 1. is there.
したがって、このような構成とすることにより、第４
図に示した論理回路をORゲートあるいはNANDゲートとし
て動作させても、第１の実施例と同様の効果を得ること
ができるとともに、切換回路１の出力変化に対して論理
回路の応答特性を同一にすることができる。Therefore, with such a configuration, the fourth
Even if the logic circuit shown in the figure operates as an OR gate or a NAND gate, the same effect as that of the first embodiment can be obtained, and the response characteristic of the logic circuit is the same with respect to the output change of the switching circuit 1. Can be
第５図はこの発明の第４の実施例に係る論理回路の構
成示す回路図である。この論理回路は、第１図に示した
論理回路に対して、入力部Ｉを１つのインバータ回路I3
で構成し、切換回路２の入出力端ab間を短絡させること
によりバッファ回路として動作させ、入出力端ab間にイ
ンバータ回路を挿入することでインバータ回路として動
作させるようにしたものであり、出力信号のスイッチン
グ動作は第１図と同様に行なわれる。FIG. 5 is a circuit diagram showing the configuration of a logic circuit according to the fourth embodiment of the present invention. The logic circuit for the logic circuit shown in FIG. 1, one input section I inverter circuit I 3
The switching circuit 2 operates as a buffer circuit by short-circuiting the input / output terminals ab, and operates as an inverter circuit by inserting an inverter circuit between the input / output terminals ab. The signal switching operation is performed in the same manner as in FIG.
したがって、このような構成とすることにより、バッ
ファ回路あるいはインバータ回路にあっても、第１図に
示したものと同様の効果を得ることができる。Therefore, with such a configuration, the same effect as that shown in FIG. 1 can be obtained even in the buffer circuit or the inverter circuit.
なお、この発明の第１の実施例乃至第４の実施例に示
した論理回路にあっては、入力信号を受けるインバータ
回路I1,I2,I3がCMOSで構成されて、入力信号レベルがCM
OSレベルとなっているが、インバータ回路I1,I2,I3を構
成するPMOSのしきい値電圧を通常（0.8V程度）より高く
することにより、TTLレベルの入力信号も取り扱うこと
ができるようになる。In the logic circuits shown in the first to fourth embodiments of the present invention, the inverter circuits I 1 , I 2 , I 3 for receiving the input signal are composed of CMOS and the input signal level is Is CM
Although it is at the OS level, TTL level input signals can also be handled by setting the threshold voltage of the PMOSs that make up the inverter circuits I 1 , I 2 , and I 3 higher than normal (about 0.8V). Like
［発明の効果］ 以上説明したように、この発明によれば、出力段をバ
イポーラトランジスタにより構成したので、高負荷を高
速に駆動することができる。[Effects of the Invention] As described above, according to the present invention, since the output stage is composed of the bipolar transistor, a high load can be driven at high speed.
さらに、出力信号をロウレベルからハイレベルに変化
させる際に、出力部のトランジスタのベース電荷を放電
用トランジスタにより強制的に放電させるようにしたの
で、出力部がロウレベルからハイレベルにスイッチング
される際の貫通電流を低減して、消費電流を削減するこ
とができる。Further, when the output signal is changed from the low level to the high level, the base charge of the transistor of the output section is forcibly discharged by the discharging transistor, so that when the output section is switched from the low level to the high level. Through current can be reduced and current consumption can be reduced.
また、出力部のスイッチング制御する制御部に、入力
信号の論理演算機能を持たせるようにしたので、入力信
号を論理演算する構成と出力部をスイッチング制御する
構成とを兼用することが可能となり、回路構成の小型化
ならびに高速化を達成することができる。Further, since the control unit for controlling the switching of the output unit is provided with the logical operation function of the input signal, it becomes possible to combine the configuration for logically operating the input signal with the configuration for controlling the switching of the output unit. It is possible to reduce the size and speed of the circuit configuration.
さらに、バイポーラトランジスタを用いて出力部を構
成したので、出力端子で発生するリンギングを十分に緩
和することができる。Further, since the output portion is configured by using the bipolar transistor, it is possible to sufficiently reduce the ringing generated at the output terminal.
第１図はこの発明の第１の実施例に係る論理回路の構成
を示す回路図、第２図は第１図の動作波形図、第３図は
この発明の第２の実施例に係る論理回路の構成を示す回
路図、第４図はこの発明の第３の実施例に係る論理回路
の構成を示す回路図、第５図はこの発明の第４の実施例
に係る論理回路の構成を示す回路図、第６図はバイポー
ラトランジスタで構成された論理回路の一従来例を示す
回路図、第７図はCMOSで構成された論理回路の一従来例
を示す回路図である。 （図の主要な部分を表わす符号の説明） Ｉ……入力部 II……制御部 III……出力部FIG. 1 is a circuit diagram showing a configuration of a logic circuit according to a first embodiment of the present invention, FIG. 2 is an operation waveform diagram of FIG. 1, and FIG. 3 is a logic according to a second embodiment of the present invention. FIG. 4 is a circuit diagram showing the configuration of the circuit, FIG. 4 is a circuit diagram showing the configuration of the logic circuit according to the third embodiment of the present invention, and FIG. 5 is the configuration of the logic circuit according to the fourth embodiment of the present invention. FIG. 6 is a circuit diagram showing a conventional example of a logic circuit composed of bipolar transistors, and FIG. 7 is a circuit diagram showing a conventional example of a logic circuit composed of CMOS. (Explanation of the symbols indicating the main parts of the figure) I ... Input section II ... Control section III ... Output section
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石岡 毅 川崎市幸区小向東芝町１ 株式会社東芝 多摩川工場内 (72)発明者 桝岡 秀昭 川崎市幸区小向東芝町１ 株式会社東芝 多摩川工場内 (56)参考文献 特開 昭60−200615（ＪＰ，Ａ) 特開 昭60−217726（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takeshi Ishioka 1 Komukai Toshiba Town Co., Ltd., Saiwai-ku, Kawasaki City, Toshiba Tama River Plant Co., Ltd. (56) Reference JP-A-60-200615 (JP, A) JP-A-60-217726 (JP, A)
Claims (1)
して出力する入力部と、 ベース端子が抵抗を介して高位電源に接続された第１の
バイポーラトランジスタと、第１のバイポーラトランジ
スタとダーリントン接続された第２のバイポーラトラン
ジスタと、第２のバイポーラトランジスタとトーテムポ
ール形に接続された第３のバイポーラトランジスタとを
備え、第２のバイポーラトランジスタと第３のバイポー
ラトランジスタの接続点から入力信号に対する論理演算
結果を出力する出力部と、 ベース端子が抵抗を介して低位電源に接続され、第３の
バイポーラトランジスタのベース端子と低位電源との間
に接続されて、出力部の出力信号がロウレベルからハイ
レベルに変化する際に、第３のバイポーラトランジスタ
のベース電荷を放電させる放電用トランジスタと、第１
のバイポーラトランジスタのベース端子と第３のバイポ
ーラトランジスタのベース端子との間に接続され、入力
部の出力信号により導通制御される第１導電型のFET
（電界効果トランジスタ）と、ゲート端子が第１のバイ
ポーラトランジスタのベース端子に接続された第２導電
型の第１のFETと、第２導電型の第１のFETを介して放電
用トランジスタのベース端子と高位電源との間に接続さ
れ、入力部の出力信号により導通制御される第２導電型
の第２のFETとを備え、入力信号に対する論理演算を行
ない、出力部のバイポーラトランジスタをスイッチング
制御する制御部と を有することを特徴とする論理回路。1. An input section for inverting an input signal by a CMOS inverter circuit and outputting the inverted signal, a first bipolar transistor whose base terminal is connected to a high potential power source through a resistor, and a Darlington connection with the first bipolar transistor. A second bipolar transistor and a third bipolar transistor connected to the second bipolar transistor in a totem-pole shape, and a logical operation for an input signal from a connection point of the second bipolar transistor and the third bipolar transistor. The output section for outputting the result and the base terminal are connected to the low level power supply through the resistor, and the base section of the third bipolar transistor is connected to the low level power supply so that the output signal of the output section is changed from the low level to the high level. The base charge of the third bipolar transistor is discharged. And the discharge transistor that, first
First-conductivity-type FET connected between the base terminal of the second bipolar transistor and the base terminal of the third bipolar transistor and controlled in conduction by the output signal of the input section
(Field-effect transistor), a second FET of the second conductivity type whose gate terminal is connected to the base terminal of the first bipolar transistor, and a base of the discharge transistor via the first FET of the second conductivity type A second conductive type second FET which is connected between the terminal and the high-potential power supply and whose conduction is controlled by the output signal of the input section, performs a logical operation on the input signal, and controls the switching of the bipolar transistor of the output section. And a control unit that operates.
Priority Applications (4)
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|---|---|---|---|
| US07/120,959 US4839537A (en) | 1986-11-29 | 1987-11-16 | BicMO logic circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family Cites Families (2)
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| JPH07107973B2 (en) * | 1984-03-26 | 1995-11-15 | 株式会社日立製作所 | Switching circuit |
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- 1987-11-28 KR KR1019870013506A patent/KR900008050B1/en not_active IP Right Cessation
Also Published As
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| JPS63238719A (en) | 1988-10-04 |
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