JPH0337767B2

JPH0337767B2 -

Info

Publication number: JPH0337767B2
Application number: JP57127713A
Authority: JP
Inventors: Ikuro Masuda; Kazuo Kato; Takao Sasayama; Yoji Nishio; Shigeo Kuboki; Masahiro Iwamura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-07-23
Filing date: 1982-07-23
Publication date: 1991-06-06
Also published as: JPS5919435A

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明は半導体集積回路装置に係り、特に
CMOSトランジスタ及びバイポーラトランジス
タからなる高速で低消費電力の半導体集積回路装
置に関する。従来のCMOSトランジスタのみを使用した論
理回路を第１図に示す。ここでは２入力NAND
について示す。この２入力NAND回路は、２つの並列接続さ
れたPMOSトランジスタ（以下PMOS）２００，
２０１と２つの直列接続されたNMOSトランジ
スタ（以下NMOS）２０２，２０３とから構成
される。入力２０４と２０５が共に“１”レベル
であるとNMOS２０２，２０３がオン状態にな
り、PMOS２００，２０１はオフ状態になる。
したがつて出力２０６は“０”レベルとなる。入
力２０４あるいは２０５のどちらか一方が“０”
レベルであるとPMOS２０１あるいは２００の
どちらか一方がオン状態になり、NMOS２０２
あるいは２０３のどちらか一方がオフ状態にな
る。したがつて出力２０６は“１”レベルとな
る。この動作で判るように入力レベルが“１”か
“０”レベルに決まると電源２０７から接地まで
に導電パスを作ることはない。故にCMOS回路
は低消費電力という特長を有している。しかし
MOSの伝達コンダクタンスがバイポーラトラン
ジスタに比して小さいため、負荷容量が大きいと
その充放電に時間がかかり、スピードが遅くなる
欠点があつた。第２図は従来のバイポーラトランジスタのみに
よる２入力NAND回路を示す。この２入力NAND回路はマルチエミツタの
NPNバイポーラトランジスタ（以後NPNと略
す）３００、NPN３０１，３０２，３０３、ダ
イオード３０４、それに抵抗３０５，３０６，３
０７，３０８から構成される。入力３０９，３１
０が共に“１”レベルの時、NPN３００のベー
ス、エミツタ接合は逆バイアスされるので、抵抗
３０５に流れるベース電流はNPN３０１のベー
ス電流となる。したがつてNPN３０１はオンと
なり、抵抗３０７の非接地側端子電位が上昇し
NPN３０３はオンとなるので出力３１１は“０”
レベルとなる。なおこの時、抵抗３０６の電源３
１２と反対側の端子電位が低下するのでNPN３
０２はオフとなる。一方、入力３０９，３１０の
うちどちらかが“０”レベルの時はNPN３００
のベース、エミツタ接合は順バイアスされ、抵抗
３０５を流れるベース電流は大部分入力３０９ま
たは３１０に流れ込むのでNPN３００は飽和状
態となる。したがつてNPN３０１のベースへは
入力３０９または３１０の“０”レベルがほぼそ
のまま伝達され、NPN３０１はオフとなるので、
NPN３０３がオフとなる。一方抵抗３０６の電
源３１２と反対側の端子が上昇するのでNPN３
０２がオンとなり、NPN３０２のエミツタ電流
が負荷を充電し、出力３１１は“１”レベルとな
る。この様なバイポーラトランジスタ回路では、大
きな電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きい欠点
がある。集積度に関してもバイポーラトランジス
タ回路はCMOS回路に比べてかなり劣る。一方、
スピードは高い伝達コンダクタンス特性のため速
いという特長を有している。以上述べてきたCMOS回路、バイポーラ回路
の欠点を補うために、第３図に示す様なインバー
タ回路が知られている。このインバータは
PMOS５０、NMOS５１、NPN５３、PNPバイ
ポーラトランジスタ（以下PNPと略す）５４か
ら成る。入力５５が“０”レベルの時、PMOS
５０はオンとなりNMOS５１はオフとなる。し
たがつてNPN５３とPNP５４のベース電位が上
昇し、NPN５３はオンとなりPNP５４はオフと
なり、出力５６は“１”レベルとなる。入力５５
が“１”レベルの時、PMOS５０はオフとなり
NMOS５１はオンとなる。したがつてNPN５３
とPNP５４のベース電位が低下し、NPN５３は
オフとなりPNP５４はオンとなり、出力５６は
“０”レベルとなる。しかし、NPN５３あるいは
PNP５４をオフにする時、ベースに蓄積された
蓄積電荷の引き抜きに時間を要し、スイツチング
速度が上がらない問題点がある。本発明の目的は以上述べてきたCMOS回路、
バイポーラ回路及びそれらの複合回路の欠点を補
い、CMOSトランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回
路装置を提供するにある。本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高スピード特性に着目し、両ゲ
ートを組合せた複合回路により高速で低消費電力
の回路を得ようとするものである。そのため、NPNバイポーラトランジスタと
PNPバイポーラトランジスタのコレクタ同志が
接続され、該PNPトランジスタのエミツタが電
源端子に、該NPNトランジスタのエミツタが接
地電位である固定電位端子につながれた相補形出
力段と、CMOS回路から成る論理回路及びバイ
ポーラトランジスタを駆動する回路と、蓄積電荷
を引き抜く回路素子とから構成される。ここで回
路素子とは、抵抗分を有する素子であれば良い。
そして該駆動回路の同相出力を該NPN、PNPバ
イポーラトランジスタのベースに入力することに
より、高入力インピーダンス、低出力インピーダ
ンス回路を実現する。この場合、電界効果トラン
ジスタとバイポーラトランジスタはダーリントン
接続され、大きな伝達コンダクタンスを得ること
ができる。本願発明の特徴とするところは、一方導電型の
コレクタと他方導電型のベースと一方導電型のエ
ミツタとを有し、コレクタ・エミツタ電流路が出
力端子と第１の電源端子とに接続される第１のバ
イポーラトランジスタと、他方導電型のコレクタ
と一方導電型のベースと他方導電型のエミツタと
を有し、コレクタ・エミツタ電流路が上記出力端
子と第２の電源端子とに接続される第２のバイポ
ーラトランジスタと、少なくとも一つの入力端子
に印加される入力信号に応答して、上記第１のバ
イポーラトランジスタのベースから上記出力端子
への電流路を形成する少なくとも一つの一方導電
型電界効果トランジスタと、上記入力端子に印加
される上記入力信号に応答して、上記出力端子か
ら上記第２のバイポーラトランジスタのベースへ
の電流路を形成する少なくとも一つの他方導電型
電界効果トランジスタと、上記第１のバイポーラ
トランジスタのベースに接続され、上記第１のバ
イポーラトランジスタのベースから蓄積電荷を引
き抜く第１の電荷引抜素子と、上記第２のバイポ
ーラトランジスタのベースに接続され、上記第２
のバイポーラトランジスタのベースから蓄積電荷
を引き抜く第２の電荷引抜素子とを具備し、上記
第１、第２の電荷引抜素子のうち少なくとも一方
は抵抗で構成したことにある。以下、本発明を実施例によつて詳細に説明す
る。実施例１第４図は、インバータの実施例である。第４図に於いて、１４は、エミツタが第１の電
位レベルにある電源端子に、コレクタが出力端子
１７に接続されるPNPバイポーラトランジスタ
（以下単にPNPと称す）、１５は、コレクタが出
力端子１７に、エミツタが接地電位GNDである
固定電位（第２の電位レベル）端子に接続される
第２のNPNバイポーラトランジスタ（以下単に
NPNと称す）、１０は、ゲートが入力端子１６
に、ドレイン及びソースがそれぞれPNP１４の
コレクタとベースとに接続されるＰ型絶縁ゲート
電界効果トランジスタ（以下単にPMOSと称
す）、１１は、ゲートが入力端子１６に、ドレイ
ン及びソースがNPN１５のコレクタとベースと
に接続されるＮ型絶縁ゲート電界効果トランジス
タ（以下単にNMOSと称す）、１２及び１３は、
PNP１４及びNPN１５のベースのエミツタとの
間にそれぞれ設けられる抵抗である。表１は本実施例の論理動作を示すものである。 The present invention relates to a semiconductor integrated circuit device, and particularly
The present invention relates to a high speed, low power consumption semiconductor integrated circuit device comprising CMOS transistors and bipolar transistors. Figure 1 shows a conventional logic circuit using only CMOS transistors. Here, 2 input NAND
Show about. This 2-input NAND circuit consists of two parallel-connected PMOS transistors (PMOS) 200,
201 and two series-connected NMOS transistors (hereinafter referred to as NMOS) 202 and 203. When the inputs 204 and 205 are both at the "1" level, the NMOSs 202 and 203 are turned on, and the PMOSs 200 and 201 are turned off.
Therefore, the output 206 is at the "0" level. Either input 204 or 205 is “0”
level, either PMOS 201 or 200 will be on, and NMOS 202 will be in the on state.
Alternatively, either one of 203 is turned off. Therefore, the output 206 is at the "1" level. As can be seen from this operation, when the input level is determined to be "1" or "0" level, no conductive path is created from the power supply 207 to ground. Therefore, CMOS circuits have the advantage of low power consumption. but
Since the transfer conductance of MOS is smaller than that of bipolar transistors, it takes time to charge and discharge when the load capacity is large, resulting in slow speed. FIG. 2 shows a conventional two-input NAND circuit using only bipolar transistors. This 2-input NAND circuit is a multi-emitter
NPN bipolar transistor (hereinafter abbreviated as NPN) 300, NPN 301, 302, 303, diode 304, and resistor 305, 306, 3
Consists of 07,308. Input 309, 31
When both 0 and 0 are at the "1" level, the base and emitter junctions of the NPN 300 are reverse biased, so the base current flowing through the resistor 305 becomes the base current of the NPN 301. Therefore, NPN301 turns on, and the non-grounded terminal potential of resistor 307 rises.
Since NPN303 is turned on, output 311 is “0”
level. At this time, the power supply 3 of the resistor 306
Since the terminal potential on the opposite side to 12 decreases, NPN3
02 is off. On the other hand, when either input 309 or 310 is at “0” level, NPN300
The base-emitter junction of NPN 300 is forward biased and the base current flowing through resistor 305 flows mostly into input 309 or 310, causing NPN 300 to become saturated. Therefore, the "0" level of the input 309 or 310 is transmitted almost as is to the base of the NPN 301, and the NPN 301 is turned off.
NPN303 is turned off. On the other hand, the terminal on the opposite side of the resistor 306 from the power supply 312 rises, so NPN3
02 is turned on, the emitter current of the NPN 302 charges the load, and the output 311 becomes the "1" level. Such bipolar transistor circuits have the disadvantage of high power consumption because a large current is passed into and out of the low impedance circuit. Bipolar transistor circuits are also considerably inferior to CMOS circuits in terms of integration. on the other hand,
It has the advantage of being fast due to its high transfer conductance characteristics. In order to compensate for the drawbacks of the CMOS circuit and bipolar circuit described above, an inverter circuit as shown in FIG. 3 is known. This inverter is
It consists of a PMOS 50, an NMOS 51, an NPN 53, and a PNP bipolar transistor (hereinafter abbreviated as PNP) 54. When input 55 is at “0” level, PMOS
50 is turned on and NMOS 51 is turned off. Therefore, the base potentials of NPN 53 and PNP 54 rise, NPN 53 turns on, PNP 54 turns off, and output 56 goes to the "1" level. input 55
When is at “1” level, PMOS50 is turned off.
NMOS51 is turned on. Therefore, NPN53
The base potential of the PNP 54 decreases, the NPN 53 turns off, the PNP 54 turns on, and the output 56 goes to the "0" level. However, NPN53 or
When the PNP 54 is turned off, it takes time to draw out the charge accumulated in the base, and there is a problem in that the switching speed does not increase. The purpose of the present invention is to provide the above-mentioned CMOS circuit,
The present invention provides a high-speed, low-power semiconductor integrated circuit device comprising CMOS transistors and bipolar transistors, which compensates for the drawbacks of bipolar circuits and their composite circuits. The present invention focuses on the low power consumption characteristics of CMOS circuits and the high speed characteristics of bipolar circuits, and attempts to obtain a high speed, low power consumption circuit using a composite circuit that combines both gates. Therefore, NPN bipolar transistor and
A logic circuit and bipolar circuit consisting of a complementary output stage in which the collectors of PNP bipolar transistors are connected together, the emitter of the PNP transistor is connected to a power supply terminal, and the emitter of the NPN transistor is connected to a fixed potential terminal that is at ground potential, and a CMOS circuit. It consists of a circuit that drives a transistor and a circuit element that extracts accumulated charge. Here, the circuit element may be any element having a resistance component.
By inputting the in-phase output of the drive circuit to the bases of the NPN and PNP bipolar transistors, a circuit with high input impedance and low output impedance is realized. In this case, the field effect transistor and the bipolar transistor are connected in Darlington, and a large transfer conductance can be obtained. The present invention is characterized by having a collector of one conductivity type, a base of the other conductivity type, and an emitter of one conductivity type, and a collector-emitter current path is connected to an output terminal and a first power supply terminal. a first bipolar transistor having a collector of the other conductivity type, a base of one conductivity type, and an emitter of the other conductivity type, the collector-emitter current path being connected to the output terminal and the second power supply terminal; at least one single conductivity type field effect transistor forming a current path from the base of the first bipolar transistor to the output terminal in response to an input signal applied to the at least one input terminal; at least one other conductivity type field effect transistor forming a current path from the output terminal to the base of the second bipolar transistor in response to the input signal applied to the input terminal; a first charge extraction element connected to the base of the bipolar transistor and extracting accumulated charge from the base of the first bipolar transistor;
and a second charge extraction element for extracting accumulated charge from the base of the bipolar transistor, and at least one of the first and second charge extraction elements is constituted by a resistor. Hereinafter, the present invention will be explained in detail with reference to Examples. Example 1 FIG. 4 shows an example of an inverter. In FIG. 4, 14 is a PNP bipolar transistor (hereinafter simply referred to as PNP) whose emitter is connected to the power supply terminal at the first potential level and whose collector is connected to the output terminal 17, and 15 is a PNP bipolar transistor whose collector is connected to the output terminal 17. 17, a second NPN bipolar transistor (hereinafter simply referred to as
NPN), 10, the gate is the input terminal 16
11 is a P-type insulated gate field effect transistor (hereinafter simply referred to as PMOS) whose drain and source are connected to the collector and base of the PNP 14, respectively; N-type insulated gate field effect transistors (hereinafter simply referred to as NMOS) 12 and 13 connected to the base are:
These are resistors provided between the emitters of the bases of PNP14 and NPN15, respectively. Table 1 shows the logical operation of this embodiment.

【表】入力１６が“０”レベルの時、PMOS１０は
オンになり、NMOS１１はオフになる。したが
つてPNP１４のベース電位が低下し、PNP１４
はオンになる。またNPN１５は、抵抗１３を介
してベース、エミツタ間が短絡されオフとなる。
故にPNP１４のコレクタ電流が負荷を充電し、
出力１７は“１”レベルになる。入力１６が
“１”レベルの時、PMOS１０はオフになり、
NMOS１１はオンになる。したがつてNPN１５
のベース、コレクタ間がNMOS１１を介して短
絡され、出力１７からNPN１５のベースに電流
が供給され、NPN１５はオンになる。一方PNP
１４は抵抗１２を介してベース、エミツタ間が短
絡され、オフとなる。故に出力１７は“０”レベ
ルになる。このようにPNP１４あるいはNPN１
５がオフになる時には、それぞれのベース、エミ
ツタ間が抵抗１２，１３を介して短絡されるので
蓄積電荷を短時間に引き抜くことができる。更に、抵抗１２，１３はそれぞれPMOS１０
を介して出力端子１７に、NMOS１１を介して
固定電位端子に接続されているため、入力１６が
“０”レベルのときは、抵抗１２とPMOS１０と
の直列接続が、PNP１４のエミツタとコレクタ
間に電流路を形成することになり、このパスによ
り出力端子１７の電位を電源端子１の電位まで上
昇させることができる。一方、入力１６が“１”レベルのときは同様に
抵抗１３とNMOS１１との直列接続が、NPN１
５のエミツタとコレクタ間に電流路を形成するこ
とになり、このパスにより出力端子１７の電位を
固定電位端子の電位まで下降させることができ、
ノイズマージンを十分確保できる。本実施例によれば、CMOSとバイポーラトラ
ンジスタの最小構成でインバータ回路が実現でき
る。実施例２第５図に２入力NAND回路の実施例を示す。第５図に於いて、２６は、エミツタが電源端子
１に、コレクタが出力端子２９に接続される
PNP、２７は、コレクタが出力端子２９に、エ
ミツタが接地電位GNDである固定電位端子に接
続されるNPN、２８は２個の入力端子、２０及
び２１は、各ゲートがそれぞれ異なる入力端子２
８に、各ドレイン及び各ソースが、PNP２６の
コレクタとベースとの間に並列にそれぞれ接続さ
れるPMOS、２２及び２３は、各ゲートがそれ
ぞれ異なる入力端子２８に、各ドレイン及び各ソ
ースがNPN２７のコレクタとベースとの間に直
列にそれぞれ接続されるNMOS、２４及び２５
は、PNP２６及びNPN２７のベースとエミツタ
との間にそれぞれ設けられる抵抗である。表２は本実施例の論理動作を示すものである。[Table] When input 16 is at "0" level, PMOS 10 is turned on and NMOS 11 is turned off. Therefore, the base potential of PNP14 decreases, and PNP14
turns on. Further, the base and emitter of the NPN 15 are short-circuited via the resistor 13, and the NPN 15 is turned off.
Therefore, the collector current of PNP14 charges the load,
Output 17 becomes "1" level. When input 16 is at “1” level, PMOS10 is turned off,
NMOS11 is turned on. Therefore, NPN15
The base and collector of the NPN 15 are short-circuited via the NMOS 11, current is supplied from the output 17 to the base of the NPN 15, and the NPN 15 is turned on. On the other hand, PNP
The base and emitter of the transistor 14 are short-circuited through the resistor 12, and the transistor 14 is turned off. Therefore, the output 17 becomes "0" level. In this way PNP14 or NPN1
When transistor 5 is turned off, the base and emitter of each transistor are short-circuited via resistors 12 and 13, so that the accumulated charge can be extracted in a short time. Furthermore, resistors 12 and 13 are each PMOS10
is connected to the output terminal 17 via the NMOS 11, and to the fixed potential terminal via the NMOS 11. Therefore, when the input 16 is at the "0" level, the series connection between the resistor 12 and the PMOS 10 is connected between the emitter and collector of the PNP 14. A current path is formed, and the potential of the output terminal 17 can be raised to the potential of the power supply terminal 1 through this path. On the other hand, when the input 16 is at the “1” level, the series connection between the resistor 13 and the NMOS 11 is connected to the NPN1
A current path is formed between the emitter and collector of 5, and this path allows the potential of the output terminal 17 to be lowered to the potential of the fixed potential terminal.
Sufficient noise margin can be secured. According to this embodiment, an inverter circuit can be realized with a minimum configuration of CMOS and bipolar transistors. Embodiment 2 FIG. 5 shows an embodiment of a two-input NAND circuit. In FIG. 5, 26 has an emitter connected to power supply terminal 1 and a collector connected to output terminal 29.
PNP, 27 is an NPN whose collector is connected to the output terminal 29 and the emitter is connected to a fixed potential terminal with the ground potential GND, 28 is two input terminals, and 20 and 21 are input terminals 2 with different gates.
8, PMOSs 22 and 23 each have their respective drains and sources connected in parallel between the collector and base of the PNP 26, each gate of which is connected to a different input terminal 28, and each drain and each source connected in parallel to each other between the collector and base of the PNP 27. NMOS, 24 and 25 connected in series between collector and base, respectively
are resistances provided between the base and emitter of PNP 26 and NPN 27, respectively. Table 2 shows the logical operation of this embodiment.

【表】入力２８のどちらかが“０”レベルの時、
PMOS２０，２１のどちらかがオンになり、
NMOS２２，２３のどちらかがオフになる。し
たがつてPNP２６のベース電位が低下し、PNP
２６はオンになる。またNPN２７は、抵抗２５
を介してベース、エミツタ間が短絡されオフにな
る。故にPNP２６のコレクタ電流が負荷を充電
し、出力２９は“１”レベルになる。入力２８の両方が“０”レベルの時、PMOS
２０，２１の両方がオンになり、NMOS２２，
２３の両方がオフになる。したがつて上記と同様
に出力２９は“１”レベルになる。入力２８の両方が“１”レベルの時、PMOS
２０，２１の両方がオフになり、NMOS２２，
２３の両方がオンになる。したがつてNPN２７
のコレクタ、ベース間がNMOS２２，２３を介
して短絡され、出力２９からNPN２７のベース
に電流が供給され、NPN２７はオンになる。一
方PNP２６は、抵抗２４を介してベース、エミ
ツタ間が短絡され、オフになる。故に出力２９は
“０”レベルとなる。本実施例に於いても、第１の実施例と同様な効
果が達成できる。尚、本実施例では２入力NAND回路を例にと
つて説明したが、３入力NAND、４入力NAND
等の一般のｋ入力NAND回路（ｋ≧２）に本発
明は適用できる。実施例３第６図に２入力NOR回路の実施例を示す。第６図に於いて、３６は、エミツタが電源端子
１に、コレクタが出力端子３９に接続される
PNP３７は、コレクタが出力端子３９に、エミ
ツタが接地電位GNDである固定電位端子に接続
されるNPN、３８は２個の入力端子、３０及び
３１は、各ゲートがそれぞれ異なる入力端子３８
に、各ドレイン及び各ソースが、PNP３６のコ
レクタとベースとの間に直列にそれぞれ接続され
るPMOS、３２及び３３は、各ゲートがそれぞ
れ異なる入力端子３８に、各ドレイン及び各ソー
スがNPN３７のコレクタとベースとの間に並列
にそれぞれ接続されるNMOS、３４及び３５は、
PNP３６及びNPN３７のベースとエミツタとの
間にそれぞれ設けられる抵抗である。表３は本実施例の論理動作を示すものである。[Table] When either input 28 is at “0” level,
Either PMOS20 or 21 is turned on,
Either NMOS 22 or 23 is turned off. Therefore, the base potential of PNP26 decreases, and PNP
26 is turned on. Also, NPN27 is a resistor of 25
The base and emitter are short-circuited through the terminal and turned off. Therefore, the collector current of the PNP 26 charges the load, and the output 29 becomes the "1" level. When both inputs 28 are at “0” level, PMOS
Both 20 and 21 are turned on, and NMOS22,
23 are both turned off. Therefore, similarly to the above, the output 29 becomes the "1" level. When both inputs 28 are at “1” level, PMOS
Both 20 and 21 are turned off, and NMOS22,
23 are both turned on. Therefore, NPN27
The collector and base of the NPN 27 are short-circuited via the NMOS 22 and 23, and current is supplied from the output 29 to the base of the NPN 27, turning the NPN 27 on. On the other hand, the base and emitter of the PNP 26 are short-circuited via the resistor 24, and the PNP 26 is turned off. Therefore, the output 29 becomes the "0" level. In this embodiment as well, the same effects as in the first embodiment can be achieved. Although this embodiment has been explained using a 2-input NAND circuit as an example, 3-input NAND, 4-input NAND
The present invention can be applied to general k-input NAND circuits (k≧2) such as the following. Embodiment 3 FIG. 6 shows an embodiment of a two-input NOR circuit. In FIG. 6, 36 has an emitter connected to power supply terminal 1 and a collector connected to output terminal 39.
PNP 37 is an NPN whose collector is connected to an output terminal 39 and its emitter is connected to a fixed potential terminal with ground potential GND, 38 is two input terminals, and 30 and 31 are input terminals 38 whose gates are different from each other.
PMOSs 32 and 33, each having a drain and each source connected in series between the collector and base of the PNP 36, have respective gates connected to different input terminals 38, and each drain and each source connected to the collector of the NPN 37. NMOS, 34 and 35, respectively connected in parallel between and the base,
These are resistors provided between the base and emitter of PNP 36 and NPN 37, respectively. Table 3 shows the logical operation of this embodiment.

【表】入力３８の両方が“０”レベルの時、PMOS
３０，３１の両方がオンになり、NMOS３２，
３３の両方がオフになる。したがつてPNP３６
のベース電位が低下し、PNP３６はオンになる。
またNPN３７は抵抗３５を介してベース、エミ
ツタ間が短絡されオフになる。故にPNP３６の
コレクタ電流が負荷を充電し、出力３９は“１”
レベルになる。入力３８のどちらかが“１”レベルの時、
PMOS３０，３１のどちらかがオフになり、
NMOS３２，３３のどちらかがオンになる。し
たがつてNPN３７のコレクタ、ベース間が
NMOS３２，３３のオンの方を介して短絡され、
出力３９からNPN３７のベースに電流が供給さ
れ、NPN３７はオンになる。一方PNP３６は抵
抗３４を介してベース、エミツタ間が短絡され、
オフになる。故に出力３９は“０”レベルとな
る。入力３８の両方が“１”レベルの時、PMOS
３０，３１の両方がオフになり、NMOS３２，
３３の両方がオンになる。したがつて動作は上記
と同じで出力３９は“０”レベルとなる。本実施例に於いても、第１の実施例と同様な効
果が達成できる。尚、本実施例では２入力NOR回路を例にとつ
て説明したが、３入力NOR、４入力NOR等の一
般のｋ入力NOR回路（ｋ≧２）に本発明は適用
できる。実施例４第７図は出力部に第４図に示したインバータ回
路を採用したラツチを示す。第７図に於いて、４２はラツチパルス４６の反
転を作るCMOSインバータ、４０はデータ４４
を伝達するトランスフアゲート、４３は記憶部を
構成するCMOSインバータ、４１はトランスフ
アゲートであり、第４図と同一符号は同一物及び
相当物を示す。データ入力４４をラツチする際にはラツチパル
ス４６を“１”にする。するとトランスフアゲー
ト４０はオンになりトランスフアゲート４１はオ
フになり、データが書込まれる。その際ラツチパ
ルス４６を“０”にするとトランスフアゲート４
０はオフとなり、トランスフアゲート４１はオン
となる。したがつてCMOSインバータ４３、複
合インバータ及びトランスフアゲート４１でデー
タを保持する。以上の実施例によればCMOS駆動段とバイポ
ーラ出力段２段の最小構成の各種複合回路を実現
でき、高速、低消費電力及び高集積のLSI化が可
能である。実施例５第８図は第４図とほぼ同じ構成で、同じ動作を
する。第８図に於いて、第４図と同一符号は同一物及
び相当物を示し、１２５は第４図等のPNP１４
のベースコレクタとの間にシヨツトキーバリヤダ
イオードを設けたもの、１２６はNPN１５のベ
ースとコレクタとの間にシヨツトキーバリヤダイ
オードを設けたもの、１２３はゲートが入力端子
１６に、ドレイン及びソースがそれぞれ電源端子
１とNPN１２６のベースとに接続される第３の
Ｎ型電界効果トランジスタ（以下単に第３の
NMOSと称す）である。第４図の実施例１と異なる第１点はPNP１２
５とNPN１２６をシヨツキートバリヤダイオー
ド付にしたことである。これはトランジスタが飽
和することによつて発生する蓄積電荷を引き抜く
時間を短縮するためである。異なる第２点は、第３のNMOS１２３を電源
とNPN１２６のベースとの間に設置し、ゲート
を入力１６に接続することである。これは、出力回路の場合、出力ロウレベルの電
圧V_OLでシンク電流I_OLを流し込む必要があるので
入力１６が“１”レベルの時、NPN１２６にベ
ース電流を流し続けておく必要があるためであ
る。本実施例によれば、高速、低消費電力の出力回
路を実現することができる。以上述べた様に本発明によれば、バイポーラト
ランジスタ回路の高駆動能力とCMOS回路の低
消費電力特性を兼ね回路を少ない素子で構成し、
高速、低消費電力の半導体集積回路装置を得るこ
とができ、更にノイズマージンを十分確保するこ
とができる。[Table] When both inputs 38 are at “0” level, PMOS
Both 30 and 31 are turned on, and NMOS32,
33 are both turned off. Therefore PNP36
The base potential of the PNP 36 decreases and the PNP 36 turns on.
Further, the base and emitter of the NPN 37 are short-circuited through the resistor 35, and the NPN 37 is turned off. Therefore, the collector current of PNP36 charges the load, and the output 39 becomes “1”.
become the level. When either input 38 is at “1” level,
Either PMOS30 or 31 is turned off,
Either NMOS32 or 33 turns on. Therefore, the distance between the collector and base of NPN37 is
Short-circuited through the ON side of NMOS32 and 33,
Current is supplied from output 39 to the base of NPN 37 and NPN 37 is turned on. On the other hand, the base and emitter of the PNP 36 are short-circuited through the resistor 34,
It turns off. Therefore, the output 39 becomes the "0" level. When both inputs 38 are at “1” level, PMOS
Both 30 and 31 are turned off, and NMOS32,
33 are both turned on. Therefore, the operation is the same as above, and the output 39 is at the "0" level. In this embodiment as well, the same effects as in the first embodiment can be achieved. Although this embodiment has been described using a 2-input NOR circuit as an example, the present invention can be applied to general k-input NOR circuits (k≧2) such as 3-input NOR and 4-input NOR. Embodiment 4 FIG. 7 shows a latch that employs the inverter circuit shown in FIG. 4 in its output section. In FIG. 7, 42 is a CMOS inverter that inverts the latch pulse 46, and 40 is a data 44.
43 is a CMOS inverter constituting a storage section, 41 is a transfer gate, and the same reference numerals as in FIG. 4 indicate the same or equivalent parts. When latching the data input 44, the latch pulse 46 is set to "1". Then, transfer gate 40 is turned on, transfer gate 41 is turned off, and data is written. At that time, if the latch pulse 46 is set to "0", the transfer gate 4
0 is off and the transfer gate 41 is on. Therefore, data is held by the CMOS inverter 43, composite inverter, and transfer gate 41. According to the embodiments described above, it is possible to realize various composite circuits with a minimum configuration of a CMOS drive stage and two bipolar output stages, and it is possible to implement LSIs with high speed, low power consumption, and high integration. Embodiment 5 FIG. 8 has almost the same configuration as FIG. 4 and operates in the same way. In Fig. 8, the same reference numerals as in Fig. 4 indicate the same or equivalent parts, and 125 indicates PNP14 in Fig. 4, etc.
126 has a shot key barrier diode between the base and collector of the NPN15, 123 has the gate connected to the input terminal 16, and the drain and source connected to the input terminal 16. are connected to the power supply terminal 1 and the base of the NPN 126, respectively (hereinafter simply referred to as the third N-type field effect transistor).
(referred to as NMOS). The first difference from Example 1 in Fig. 4 is PNP12.
5 and NPN126 are equipped with Schottskit barrier diodes. This is to shorten the time required to draw out the accumulated charge generated by saturation of the transistor. The second difference is that a third NMOS 123 is installed between the power supply and the base of the NPN 126, and its gate is connected to the input 16. This is because in the case of the output circuit, it is necessary to flow the sink _current _IOL at the output low level voltage VOL, so when the input 16 is at the "1" level, it is necessary to keep the base current flowing through the NPN126. . According to this embodiment, a high speed, low power consumption output circuit can be realized. As described above, according to the present invention, it is possible to combine the high driving ability of a bipolar transistor circuit with the low power consumption characteristic of a CMOS circuit, and to configure the circuit with a small number of elements.
A semiconductor integrated circuit device with high speed and low power consumption can be obtained, and a sufficient noise margin can be ensured.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のCMOS回路図、第２図は従来
のTTL回路図、第３図は従来例であるインバー
タ回路図、第４図は本発明の第１の実施例である
インバータ回路、第５図は本発明の第２の実施例
である２入力NAND回路、第６図は本発明の第
３の実施例である２入力NOR回路、第７図は本
発明の第４の実施例であるラツチ回路、第８図は
本発明の第５の実施例である出力回路である。１４……PNP、１５……NPN、１０……
PMOS、１１，１２３……NMOS、１２，１３
……抵抗、１２５……シヨツトキーバリヤダイオ
ード付PNP、１２６……シヨツトキーバリヤダ
イオード付NPN。 Figure 1 is a conventional CMOS circuit diagram, Figure 2 is a conventional TTL circuit diagram, Figure 3 is a conventional inverter circuit diagram, and Figure 4 is an inverter circuit diagram according to the first embodiment of the present invention. Figure 5 shows a 2-input NAND circuit as a second embodiment of the invention, Figure 6 shows a 2-input NOR circuit as a third embodiment of the invention, and Figure 7 shows a fourth embodiment of the invention. One latch circuit, FIG. 8, is an output circuit according to a fifth embodiment of the present invention. 14...PNP, 15...NPN, 10...
PMOS, 11,123...NMOS, 12,13
...Resistor, 125...PNP with shot key barrier diode, 126...NPN with shot key barrier diode.

Claims

【特許請求の範囲】１一方導電型のコレクタと他方導電型のベース
と一方導電型のエミツタとを有し、コレクタ・エ
ミツタ電流路が出力端子と第１の電位レベル部と
の間に接続される第１のバイポーラトランジスタ
と、他方導電型のコレクタと一方導電型のベースと
他方導電型のエミツタとを有し、コレクタ・エミ
ツタ電流路が上記出力端子と第２の電位レベル部
との間に接続される第２のバイポーラトランジス
タと、少なくとも一つの入力端子に印加される入力信
号に応答して、上記第１のバイポーラトランジス
タのベースとコレクタ間にソース・ドレイン電流
路を形成する少なくとも一つの第１の電界効果ト
ランジスタと、上記入力端子に印加される上記入力信号に応答
して、上記第２のバイポーラトランジスタのベー
スとコレクタ間にソース・ドレイン電流路を形成
する、上記第１の電界効果型トランジスタとは異
なる導電型の、少なくとも一つの第２の電界効果
トランジスタと、上記第１のバイポーラトランジスタのベースか
ら蓄積電荷を引き抜く第１の電荷引抜素子と、上記第２のバイポーラトランジスタのベースか
ら蓄積電荷を引き抜く第２の電荷引抜き素子とを具備し、上記第１、第２の電荷引抜素子のうち
少なくとも一方は上記第１又は第２のバイポーラ
トランジスタのベースとエミツタとの間に接続さ
れる抵抗であることを特徴とする半導体集積回路
装置。[Claims] 1. It has a collector of one conductivity type, a base of the other conductivity type, and an emitter of one conductivity type, and the collector-emitter current path is connected between the output terminal and the first potential level section. a first bipolar transistor having a collector of the other conductivity type, a base of one conductivity type, and an emitter of the other conductivity type, with a collector-emitter current path between the output terminal and the second potential level section; a second bipolar transistor connected thereto; and at least one first bipolar transistor forming a source-drain current path between the base and collector of the first bipolar transistor in response to an input signal applied to the at least one input terminal. and the first field effect transistor, which forms a source-drain current path between the base and collector of the second bipolar transistor in response to the input signal applied to the input terminal. at least one second field effect transistor of a conductivity type different from that of the transistor; a first charge extraction element that extracts accumulated charge from the base of the first bipolar transistor; a second charge extraction element for extracting charges, at least one of the first and second charge extraction elements being a resistor connected between the base and emitter of the first or second bipolar transistor. A semiconductor integrated circuit device characterized by: