JPH05129465A - 電子デバイスの電極部構造とその製造方法 - Google Patents
電子デバイスの電極部構造とその製造方法Info
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- JPH05129465A JPH05129465A JP3288119A JP28811991A JPH05129465A JP H05129465 A JPH05129465 A JP H05129465A JP 3288119 A JP3288119 A JP 3288119A JP 28811991 A JP28811991 A JP 28811991A JP H05129465 A JPH05129465 A JP H05129465A
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- Japan
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- film pattern
- thin film
- electrode
- electronic device
- pattern
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】本発明は、電子デバイスのフォトリソグラフィ
−を利用した電極配線形成において、エッチング時に電
極断線を防止し、良好な接続を可能にすることを目的と
している。 【構成】電極部の下地膜パタ−ン（３）の側面部におい
て、該電極部の上層薄膜パタ−ン（４）にそって、前記
上層薄膜パタ−ン（４）の幅よりも幅の狭い突起部
（２）を形成している。そして、前述した電極部は、フ
ォトリソグラフィ−によって、下地膜パタ−ンの側面部
に、突起部（２）を同時に形成し、さらに該突起部
（２）を含めた下地膜パタ−ン（３）上に、前記上層薄
膜パタ−ン（４）を設けている。
−を利用した電極配線形成において、エッチング時に電
極断線を防止し、良好な接続を可能にすることを目的と
している。 【構成】電極部の下地膜パタ−ン（３）の側面部におい
て、該電極部の上層薄膜パタ−ン（４）にそって、前記
上層薄膜パタ−ン（４）の幅よりも幅の狭い突起部
（２）を形成している。そして、前述した電極部は、フ
ォトリソグラフィ−によって、下地膜パタ−ンの側面部
に、突起部（２）を同時に形成し、さらに該突起部
（２）を含めた下地膜パタ−ン（３）上に、前記上層薄
膜パタ−ン（４）を設けている。
Description
【０００１】
【産業上の利用分野】本発明は、電子デバイス全般の電
極部構造に関し、特に半導体製造及び、その製造方法を
利用して製造される電子デバイスのフォトリソグラフィ
−によるパタ−ン配線形成時に利用される。
極部構造に関し、特に半導体製造及び、その製造方法を
利用して製造される電子デバイスのフォトリソグラフィ
−によるパタ−ン配線形成時に利用される。
【０００２】
【従来の技術】従来の電子デバイスの電極部は、図５
（ａ）のように電極配線基板（１）上に、単に下地膜パ
タ−ン（３）を設け、さらにその上に電極となる上層薄
膜パタ−ン（４）を形成していた。しかし、図５（ｂ）
のようにフォトリソグラフィ−技法によって、下地の膜
パタ−ン（３）の段差部分上に、新たに薄膜パタ−ン
（４）を形成しようとした場合、エッチャントの染み込
みにより、段差部分にそってくさび形状の断線が発生し
ていた。
（ａ）のように電極配線基板（１）上に、単に下地膜パ
タ−ン（３）を設け、さらにその上に電極となる上層薄
膜パタ−ン（４）を形成していた。しかし、図５（ｂ）
のようにフォトリソグラフィ−技法によって、下地の膜
パタ−ン（３）の段差部分上に、新たに薄膜パタ−ン
（４）を形成しようとした場合、エッチャントの染み込
みにより、段差部分にそってくさび形状の断線が発生し
ていた。
【０００３】この原因は、上層に成膜した膜の段差部分
のステップカバレッジが悪く、空孔部分（１５）がで
き、この部分にフォトレジスト（１４）が入り込まない
ためといわれており、これを解決するために、半導体プ
ロセスでは、下地膜パタ−ンとなるシリコン酸化物のエ
ッチング時にその段差部分が傾斜するようにエッチャン
トを含むプロセスを制御していた。
のステップカバレッジが悪く、空孔部分（１５）がで
き、この部分にフォトレジスト（１４）が入り込まない
ためといわれており、これを解決するために、半導体プ
ロセスでは、下地膜パタ−ンとなるシリコン酸化物のエ
ッチング時にその段差部分が傾斜するようにエッチャン
トを含むプロセスを制御していた。
【０００４】
【発明が解決しようとする課題】従来の電子デバイスの
電極部においては、前述したように下地となるシリコン
酸化物のエッチング時に段差が傾斜するようにエッチャ
ントを制御しなければならず、このため下地機能膜を変
更するたびに、その膜の材料に合わせた段差部分の傾斜
を達成するエッチャント組成の開発が必要であり、安定
に傾斜を達成するためのエッチャントの開発が容易では
なく、さらに材料によっては、それが不可能となってい
た。
電極部においては、前述したように下地となるシリコン
酸化物のエッチング時に段差が傾斜するようにエッチャ
ントを制御しなければならず、このため下地機能膜を変
更するたびに、その膜の材料に合わせた段差部分の傾斜
を達成するエッチャント組成の開発が必要であり、安定
に傾斜を達成するためのエッチャントの開発が容易では
なく、さらに材料によっては、それが不可能となってい
た。
【０００５】本発明は、電子デバイスのフォトリソグラ
フィ−を利用した電極配線形成において、エッチング時
に電極断線を防止し、良好な接続を可能にすることを目
的としている。
フィ−を利用した電極配線形成において、エッチング時
に電極断線を防止し、良好な接続を可能にすることを目
的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は図１，２のように、電極部の下地膜パタ−
ン（３）の側面部に、該電極部の上層薄膜パタ−ン
（４）にそって、前記上層薄膜パタ−ン（４）の幅より
も幅の狭い突起部（２）を形成している。
に、本発明は図１，２のように、電極部の下地膜パタ−
ン（３）の側面部に、該電極部の上層薄膜パタ−ン
（４）にそって、前記上層薄膜パタ−ン（４）の幅より
も幅の狭い突起部（２）を形成している。
【０００７】そして、本発明の製造方法においては、フ
ォトリソグラフィ−によって、下地膜パタ−ン（３）を
形成する際に、この下地膜パタ−ン（３）と同時に、突
起部（２）を形成し、さらに該突起部（２）を含めた下
地薄膜パタ−ン（３）上に、前記上層薄膜パタ−ン
（４）を設けている。
ォトリソグラフィ−によって、下地膜パタ−ン（３）を
形成する際に、この下地膜パタ−ン（３）と同時に、突
起部（２）を形成し、さらに該突起部（２）を含めた下
地薄膜パタ−ン（３）上に、前記上層薄膜パタ−ン
（４）を設けている。
【０００８】これにより本発明は、フォトリソグラフィ
−によるパタ−ン配線形成時に生じる不具合を解消して
いる。
−によるパタ−ン配線形成時に生じる不具合を解消して
いる。
【０００９】
【実施例】図１は本発明の電子デバイスの電極部の構成
図、図２は本発明の突起物を形成した下地膜パタ−ン
図、そして図３、４は、本発明の電極配線を用いたサ−
マルヘッドの実施例を示す図面である。
図、図２は本発明の突起物を形成した下地膜パタ−ン
図、そして図３、４は、本発明の電極配線を用いたサ−
マルヘッドの実施例を示す図面である。
【００１０】図１、２に示されているように、本発明
は、基板（１）上に下地膜パタ−ン（３）を設け、その
上に更に上層薄膜パタ−ン（４）を形成しようとした場
合に、単に薄膜パタ−ンを重ね合わせるのではなくて、
上層薄膜パタ−ン（４）の形成される位置にそって、下
地膜パタ−ン（３）の側面部に前述した上層薄膜パタ−
ン（４）の幅よりも幅の狭い突起部（２）を同時に形成
し、この突起部（２）を含めた下地膜パタ−ン（３）上
に上層薄膜パタ−ン（４）を設けている。なお、突起部
（２）の幅Ｗ２は、上層薄膜パタ−ン（４）の幅Ｗ１よ
り狭ければよいが、マスク合わせ時のズレを考慮する
と、Ｗ２はＷ１の１／３程度が好ましい。
は、基板（１）上に下地膜パタ−ン（３）を設け、その
上に更に上層薄膜パタ−ン（４）を形成しようとした場
合に、単に薄膜パタ−ンを重ね合わせるのではなくて、
上層薄膜パタ−ン（４）の形成される位置にそって、下
地膜パタ−ン（３）の側面部に前述した上層薄膜パタ−
ン（４）の幅よりも幅の狭い突起部（２）を同時に形成
し、この突起部（２）を含めた下地膜パタ−ン（３）上
に上層薄膜パタ−ン（４）を設けている。なお、突起部
（２）の幅Ｗ２は、上層薄膜パタ−ン（４）の幅Ｗ１よ
り狭ければよいが、マスク合わせ時のズレを考慮する
と、Ｗ２はＷ１の１／３程度が好ましい。
【００１１】その際、突起部（２）の長さｌは、下地膜
パタ−ン（３）の膜厚の１０倍以上が好ましく、本実施
例では、膜厚１μm に対して１０μm 程度としたが、ス
ペ−スの制限がなければ、さらに長くすることもでき
る。
パタ−ン（３）の膜厚の１０倍以上が好ましく、本実施
例では、膜厚１μm に対して１０μm 程度としたが、ス
ペ−スの制限がなければ、さらに長くすることもでき
る。
【００１２】ここで、これらの膜パタ−ンは、フォトリ
ソグラフィ−により形成がなされ、具体的には、まず下
地となる膜の表面にフォトレジストを塗布し、そして突
起配線パタ−ン（２）の描かれたフォトマスクを、この
上に載せて紫外線を照射する。これによって、フォトレ
ジストが選択的に除去され、下地膜パタ−ン（３）の側
面部に突起物を設けたパタ−ンを残している。それから
エッチング液でエッチングすることによって、図２に示
すように、突起部を備えた下地膜パタ−ン（３）を形成
している。次にこの突起物を含めた下地膜パタ−ン
（３）上に、新たに薄膜を付着させ、薄膜の表面に再び
フォトレジストを塗布して、今度は上層薄膜パタ−ンの
描かれたフォトマスクを載せる。そして前述と同じ操作
を繰り返し、電子デバイスの電極部を形成している。
ソグラフィ−により形成がなされ、具体的には、まず下
地となる膜の表面にフォトレジストを塗布し、そして突
起配線パタ−ン（２）の描かれたフォトマスクを、この
上に載せて紫外線を照射する。これによって、フォトレ
ジストが選択的に除去され、下地膜パタ−ン（３）の側
面部に突起物を設けたパタ−ンを残している。それから
エッチング液でエッチングすることによって、図２に示
すように、突起部を備えた下地膜パタ−ン（３）を形成
している。次にこの突起物を含めた下地膜パタ−ン
（３）上に、新たに薄膜を付着させ、薄膜の表面に再び
フォトレジストを塗布して、今度は上層薄膜パタ−ンの
描かれたフォトマスクを載せる。そして前述と同じ操作
を繰り返し、電子デバイスの電極部を形成している。
【００１３】次に図３、４は、この発明をサ−マルヘッ
ドの電極配線部に応用した実施例であるが、その図３に
おいては、サ−マルヘッドの概略図が示され、ヒ−トシ
ンク（５）上にアルミナ基板（６）とＰＣＢ基板（７）
を載せ、前者のアルミナ基板（６）上には、発熱抵抗体
（８）とリ−ド線（９）を設け、後者のＰＣＢ基板
（７）上には、駆動用ＩＣ（１０）が具備されている。
そしてこのリ−ド線（９）と駆動用ＩＣ（１０）、そし
て駆動用ＩＣ（１０）とＰＣＢ基板（７）の電気的接続
は、ワイヤボンディング（１１）によって接続され、保
護樹脂（１２）で覆われている。
ドの電極配線部に応用した実施例であるが、その図３に
おいては、サ−マルヘッドの概略図が示され、ヒ−トシ
ンク（５）上にアルミナ基板（６）とＰＣＢ基板（７）
を載せ、前者のアルミナ基板（６）上には、発熱抵抗体
（８）とリ−ド線（９）を設け、後者のＰＣＢ基板
（７）上には、駆動用ＩＣ（１０）が具備されている。
そしてこのリ−ド線（９）と駆動用ＩＣ（１０）、そし
て駆動用ＩＣ（１０）とＰＣＢ基板（７）の電気的接続
は、ワイヤボンディング（１１）によって接続され、保
護樹脂（１２）で覆われている。
【００１４】ここで本発明の電極配線を用いた実施例と
して、このワイヤボンディング（１１）をリ−ド線
（９）に接続する際に必要なパッド部（１３）について
以下説明する。
して、このワイヤボンディング（１１）をリ−ド線
（９）に接続する際に必要なパッド部（１３）について
以下説明する。
【００１５】図４（ａ）、図４（ｂ）は、図３のパッド
部（１３）の拡大図であるが、パッド部（１３）の下地
膜パタ−ン（３）の側面部に、発熱抵抗体（８）につな
がるリ−ド線（９）の幅よりも幅の狭い突起部（２）を
下地膜パタ−ン（３）形成と同時に設け、その上に、そ
のリ−ド線（９）となる上層薄膜パタ−ンを形成してい
る。
部（１３）の拡大図であるが、パッド部（１３）の下地
膜パタ−ン（３）の側面部に、発熱抵抗体（８）につな
がるリ−ド線（９）の幅よりも幅の狭い突起部（２）を
下地膜パタ−ン（３）形成と同時に設け、その上に、そ
のリ−ド線（９）となる上層薄膜パタ−ンを形成してい
る。
【００１６】この場合もそれぞれの膜パタ−ンは、フォ
トリソグラフィ−によって形成されるが、図４（ａ）は
下地膜パタ−ン（３）上に、上層薄膜パタ−ン（４）の
フォトマスクを合わせた状態を示し、図４（ｂ）はエッ
チングした後の状態を示しており、上層薄膜パタ−ン
（４）であるリ−ド線（９）と下地膜パタ−ン（３）と
が、同じアルミニウム等の金属からなっているため、エ
ッチングを行うと下地膜パターン（３）もリ−ド線
（９）のある部分以外は、除去されてしまっている。
トリソグラフィ−によって形成されるが、図４（ａ）は
下地膜パタ−ン（３）上に、上層薄膜パタ−ン（４）の
フォトマスクを合わせた状態を示し、図４（ｂ）はエッ
チングした後の状態を示しており、上層薄膜パタ−ン
（４）であるリ−ド線（９）と下地膜パタ−ン（３）と
が、同じアルミニウム等の金属からなっているため、エ
ッチングを行うと下地膜パターン（３）もリ−ド線
（９）のある部分以外は、除去されてしまっている。
【００１７】これにより、リ−ド部（９）よりも膜厚が
厚いパッド部が形成される。
厚いパッド部が形成される。
【００１８】
【発明の効果】以上に述べた如く本発明によれば、下地
膜に上層薄膜パタ−ン（４）の幅よりも狭い幅の突起部
（２）を下地膜パタ−ン（３）形成と同時に設けている
ため、フォトリソグラフィ−によって電極配線を形成す
る際に生じていた、エッチング時の下地段差部分のエッ
チャント染み込みによる電極断線を防止することを可能
としている。
膜に上層薄膜パタ−ン（４）の幅よりも狭い幅の突起部
（２）を下地膜パタ−ン（３）形成と同時に設けている
ため、フォトリソグラフィ−によって電極配線を形成す
る際に生じていた、エッチング時の下地段差部分のエッ
チャント染み込みによる電極断線を防止することを可能
としている。
【００１９】また、各種下地材料の段差部分に傾斜を設
けるエッチング方法をとる必要がなく、しかも、下地材
料の変更に対して新たなプロセス開発をする手間がかか
らないので、従来までの電極断線を防止するのに考えら
れていた製造プロセスよりも簡略化でき、さらに電極断
線による不良品も削減できるので、歩留りの向上にもつ
ながる。
けるエッチング方法をとる必要がなく、しかも、下地材
料の変更に対して新たなプロセス開発をする手間がかか
らないので、従来までの電極断線を防止するのに考えら
れていた製造プロセスよりも簡略化でき、さらに電極断
線による不良品も削減できるので、歩留りの向上にもつ
ながる。
【図１】本発明の電子デバイスの電極部の構成図であ
る。
る。
【図２】本発明の突起部を形成した下地膜パタ−ン図で
ある。
ある。
【図３】本発明の電極構造を用いたサ−マルヘッドの概
略図である。
略図である。
【図４】本発明の電極構造を用いたサ−マルヘッドのパ
ッド部の拡大図である。 （ａ）フォトマスクを合わせた状態 （ｂ）エッチングした後の状態
ッド部の拡大図である。 （ａ）フォトマスクを合わせた状態 （ｂ）エッチングした後の状態
【図５】従来までの電子デバイスの電極部である。 （ａ）構成図 （ｂ）側面図
１、基板 ２、下地膜パタ−ンの突起部 ３、下地膜パタ−ン ４、上層薄膜パタ−ン ５、ヒ−トシンク ６、アルミナ基板 ７、ＰＣＢ基板 ８、発熱抵抗体 ９、リ−ド線 １０、駆動用ＩＣ １１、ワイヤボンディング １２、保護樹脂 １３、パッド部 １４、フォトレジスト １５、フォトレジストの空孔部
Claims (2)
- 【請求項１】下地膜パタ−ン上に上層薄膜パタ−ンを形
成した電子デバイスの電極部構造において、前記下地膜
パタ−ンの側面部に、該上層薄膜パタ−ンにそって、前
記上層薄膜パタ−ンの幅よりも幅の狭い突起部を形成し
たことを特徴とする電子デバイスの電極部構造。 - 【請求項２】フォトリソグラフィ−によって、下地膜パ
タ−ンの側面部に、突起部を同時に形成し、次いで該突
起部を含めた下地膜パタ−ン上に、上層薄膜パタ−ンを
設けたことを特徴とする請求項１記載の電子デバイスの
電極部構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288119A JPH05129465A (ja) | 1991-11-01 | 1991-11-01 | 電子デバイスの電極部構造とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288119A JPH05129465A (ja) | 1991-11-01 | 1991-11-01 | 電子デバイスの電極部構造とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129465A true JPH05129465A (ja) | 1993-05-25 |
Family
ID=17726058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288119A Withdrawn JPH05129465A (ja) | 1991-11-01 | 1991-11-01 | 電子デバイスの電極部構造とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129465A (ja) |
-
1991
- 1991-11-01 JP JP3288119A patent/JPH05129465A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |