JPH05128886A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05128886A JPH05128886A JP31346191A JP31346191A JPH05128886A JP H05128886 A JPH05128886 A JP H05128886A JP 31346191 A JP31346191 A JP 31346191A JP 31346191 A JP31346191 A JP 31346191A JP H05128886 A JPH05128886 A JP H05128886A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000605 extraction Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 3
- 210000004027 cell Anatomy 0.000 description 32
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 238000013075 data extraction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ＮＯＲ型の構成をとったときに、デコーダ系
の構成を簡易にすることができると共に、高集積化を図
ることができる半導体記憶装置を提供する。 【構成】 行線方向に隣合って配置された各ＭＯＳトラ
ンジスタ８のソースを第二のビット線６に、ドレインを
第一のビット線４に接続する。第一のビット線４は第一
の選択トランジスタ１６を介してデータ取出し線２０に
接続され、第二のビット線６は第二の選択トランジスタ
１８を介して接地されている。また、第一の選択トラン
ジスタ１６のゲートと、第二の選択トランジスタ１８の
ゲートはともに一つのＹ選択線２２に接続されており、
各Ｙ選択線２２はＹデコーダ１４に接続されている。こ
れにより、Ｙデコーダ１４からＹ選択線２２を一つ選択
するだけで、一対の第一のビット線４及び第二のビット
線６を同時に選択できる。
の構成を簡易にすることができると共に、高集積化を図
ることができる半導体記憶装置を提供する。 【構成】 行線方向に隣合って配置された各ＭＯＳトラ
ンジスタ８のソースを第二のビット線６に、ドレインを
第一のビット線４に接続する。第一のビット線４は第一
の選択トランジスタ１６を介してデータ取出し線２０に
接続され、第二のビット線６は第二の選択トランジスタ
１８を介して接地されている。また、第一の選択トラン
ジスタ１６のゲートと、第二の選択トランジスタ１８の
ゲートはともに一つのＹ選択線２２に接続されており、
各Ｙ選択線２２はＹデコーダ１４に接続されている。こ
れにより、Ｙデコーダ１４からＹ選択線２２を一つ選択
するだけで、一対の第一のビット線４及び第二のビット
線６を同時に選択できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にマスクによってデータのプログラムを行うタイ
プのマスクＲＯＭ（Read Only Memory）に関する。
し、特にマスクによってデータのプログラムを行うタイ
プのマスクＲＯＭ（Read Only Memory）に関する。
【０００２】
【従来の技術】従来、マスクＲＯＭにプログラムを書込
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、倍風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。また、
各メモリセルの配列の仕方によりＮＡＮＤ型とＮＯＲ型
に分けられる。一般的にＮＡＮＤ型ＲＯＭの方がセルサ
イズを小さくすることができ、またマスクの種類につい
ては拡散層プログラム方式、イオン注入プログラム方式
はセルサイズを小さくすることができる。
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、倍風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。また、
各メモリセルの配列の仕方によりＮＡＮＤ型とＮＯＲ型
に分けられる。一般的にＮＡＮＤ型ＲＯＭの方がセルサ
イズを小さくすることができ、またマスクの種類につい
ては拡散層プログラム方式、イオン注入プログラム方式
はセルサイズを小さくすることができる。
【０００３】図２にイオン注入プログラム方式のＮＡＮ
Ｄ型ＲＯＭの回路図を示す。このＮＡＮＤ型ＲＯＭの回
路は、各メモリセルを構成するＭＯＳトランジスタ７２
のチャネル方向がビット線５４の方向に一致した配列と
なる。通常は、予め各ＭＯＳトランジスタ７２の閾値電
圧（以下、Ｖthと略す。）をエンハンスメント（enhanc
ement ）型に設定し、選択されたＭＯＳトランジスタ７
２のＶthのみをイオン注入法によってデプレション（de
pletion ）型に切り換えてプログラミングを行う。尚、
図２において、６２は行デコーダ、６４は列デコーダで
ある。
Ｄ型ＲＯＭの回路図を示す。このＮＡＮＤ型ＲＯＭの回
路は、各メモリセルを構成するＭＯＳトランジスタ７２
のチャネル方向がビット線５４の方向に一致した配列と
なる。通常は、予め各ＭＯＳトランジスタ７２の閾値電
圧（以下、Ｖthと略す。）をエンハンスメント（enhanc
ement ）型に設定し、選択されたＭＯＳトランジスタ７
２のＶthのみをイオン注入法によってデプレション（de
pletion ）型に切り換えてプログラミングを行う。尚、
図２において、６２は行デコーダ、６４は列デコーダで
ある。
【０００４】メモリセルからデータを読出すには、予め
全てのワード線５２を“Ｈ”レベルにした状態から、選
択されたワード線５２を“Ｌ”レベルに、選択されたビ
ット線５４を“Ｈ”レベルにする。このとき、選択メモ
リセルのＶthがデプレション型ならばワード線５２が
“Ｌ”レベルになっても選択ビット線５４を流れる電流
は流れたままになり、一方、エンハンスメント型ならば
選択ビット線５４を流れる電流がカットされる。以上の
方法によって読出しが可能となる。
全てのワード線５２を“Ｈ”レベルにした状態から、選
択されたワード線５２を“Ｌ”レベルに、選択されたビ
ット線５４を“Ｈ”レベルにする。このとき、選択メモ
リセルのＶthがデプレション型ならばワード線５２が
“Ｌ”レベルになっても選択ビット線５４を流れる電流
は流れたままになり、一方、エンハンスメント型ならば
選択ビット線５４を流れる電流がカットされる。以上の
方法によって読出しが可能となる。
【０００５】また、図３にイオン注入プログラム方式の
ＮＯＲ型ＲＯＭの回路図を示す。このＮＯＲ型ＲＯＭの
回路は、行方向に対してはビット線５６、ＭＯＳトラン
ジスタ７２、ビット線５８の順に繰り返し配置した構成
としている。列方向に配置されたＭＯＳトランジスタ７
２のドレインとソースはそれぞれ左右のビット線５６，
５８に接続され、行方向に配置されたＭＯＳトランジス
タ７２のゲートは同一のワード線５２に接続される。ビ
ット線５６は全て電気的に接地されており、ビット線５
８によって列方向の選択を行う。
ＮＯＲ型ＲＯＭの回路図を示す。このＮＯＲ型ＲＯＭの
回路は、行方向に対してはビット線５６、ＭＯＳトラン
ジスタ７２、ビット線５８の順に繰り返し配置した構成
としている。列方向に配置されたＭＯＳトランジスタ７
２のドレインとソースはそれぞれ左右のビット線５６，
５８に接続され、行方向に配置されたＭＯＳトランジス
タ７２のゲートは同一のワード線５２に接続される。ビ
ット線５６は全て電気的に接地されており、ビット線５
８によって列方向の選択を行う。
【０００６】この場合、予め各ＭＯＳトランジスタ７２
のＶthを、ワード線５２が“Ｈ”レベルになったときに
オンする程度のエンハンスメント型に設定しておく。そ
して、選択されたメモリセルのＶthだけをイオン注入法
によって、ワード線５２が“Ｈ”レベルになってもオン
しない値に切り換えてプログラミングを行う。また、メ
モリセルからデータを読出すには、まず、予め各ワード
線５２を“Ｌ”レベル又はオープンにしておき、ビット
線５６，５８もオープンにしておく。そして、選択され
たワード線５２のみ“Ｈ”レベルにし、一対のビット線
５６，５８を選択する。このとき、選択メモリセルのＶ
thが、ワード線５２が“Ｈ”レベルになってもオンしな
い値に切り換えられている場合には、その一方のビット
線５６は接地され、他方のビット線５８は選択トランジ
スタ７４を通してオペアンプ６６に接続される。このよ
うに選択メモリセルの導通を見ることにより読出しを行
う。
のＶthを、ワード線５２が“Ｈ”レベルになったときに
オンする程度のエンハンスメント型に設定しておく。そ
して、選択されたメモリセルのＶthだけをイオン注入法
によって、ワード線５２が“Ｈ”レベルになってもオン
しない値に切り換えてプログラミングを行う。また、メ
モリセルからデータを読出すには、まず、予め各ワード
線５２を“Ｌ”レベル又はオープンにしておき、ビット
線５６，５８もオープンにしておく。そして、選択され
たワード線５２のみ“Ｈ”レベルにし、一対のビット線
５６，５８を選択する。このとき、選択メモリセルのＶ
thが、ワード線５２が“Ｈ”レベルになってもオンしな
い値に切り換えられている場合には、その一方のビット
線５６は接地され、他方のビット線５８は選択トランジ
スタ７４を通してオペアンプ６６に接続される。このよ
うに選択メモリセルの導通を見ることにより読出しを行
う。
【０００７】
【発明が解決しようとする課題】ところで、ＮＡＮＤ型
ＲＯＭは、列方向に多数のメモリセルをぶら下げるほ
ど、セルトランジスタのオン抵抗が大きくなるので、ビ
ット線を流れる電流値が段々小さくなり、アクセススピ
ードが遅くなってしまう。このため、この構成の場合に
は、列方向にぶら下げるメモリセルの数が制限される。
ＲＯＭは、列方向に多数のメモリセルをぶら下げるほ
ど、セルトランジスタのオン抵抗が大きくなるので、ビ
ット線を流れる電流値が段々小さくなり、アクセススピ
ードが遅くなってしまう。このため、この構成の場合に
は、列方向にぶら下げるメモリセルの数が制限される。
【０００８】一方、ＮＯＲ型ＲＯＭの場合には、ＮＡＮ
Ｄ型ＲＯＭにおける上記欠点を有しないが、各メモリセ
ルに対して二つのビット線を要し、しかも、これに付随
してデコーダ系の構成が複雑になるため、メモリセルア
レイの面積がＮＡＮＤ型に比べて大きくなってしまう。
Ｄ型ＲＯＭにおける上記欠点を有しないが、各メモリセ
ルに対して二つのビット線を要し、しかも、これに付随
してデコーダ系の構成が複雑になるため、メモリセルア
レイの面積がＮＡＮＤ型に比べて大きくなってしまう。
【０００９】本発明は上記事情に基づいてなされたもの
であり、ＮＯＲ型の構成をとったときに、デコーダ系の
構成を簡易にすることができると共に、高集積化を図る
ことができる半導体記憶装置を提供することを目的とす
る。
であり、ＮＯＲ型の構成をとったときに、デコーダ系の
構成を簡易にすることができると共に、高集積化を図る
ことができる半導体記憶装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、記憶セルとして一のＭＯＳトランジスタ
を有し、行線と、該行線を選択する行デコーダと、列線
と、該列線を選択する列デコーダと、データを取り出す
ためのデータ取出し線とを備える半導体記憶装置におい
て、前記列線を、交互に配置した第一の列線と第二の列
線に区分し、前記行線方向に隣合って配置された前記Ｍ
ＯＳトランジスタの各ドレインを前記第一の列線に、前
記行線方向に隣合って配置された前記ＭＯＳトランジス
タの各ソースを前記第二の列線に接続し、且つ一の行方
向に配置された前記ＭＯＳトランジスタの各ゲートを一
の前記行線に接続した記憶セルアレイと、前記第一の列
線の各々と接地電位との間に接続された第一のスイッチ
ィング手段と、前記第二の列線の各々と前記データ取出
し線との間に接続された第二のスイッチィング手段と、
一対の前記第一及び第二のスイッチィング手段を同時に
導通状態とするための列選択線とを設け、前記列デコー
ダは前記列選択線を選択することにより前記第一及び第
二の列線を選択するように構成したことを特徴とするも
のである。
めの本発明は、記憶セルとして一のＭＯＳトランジスタ
を有し、行線と、該行線を選択する行デコーダと、列線
と、該列線を選択する列デコーダと、データを取り出す
ためのデータ取出し線とを備える半導体記憶装置におい
て、前記列線を、交互に配置した第一の列線と第二の列
線に区分し、前記行線方向に隣合って配置された前記Ｍ
ＯＳトランジスタの各ドレインを前記第一の列線に、前
記行線方向に隣合って配置された前記ＭＯＳトランジス
タの各ソースを前記第二の列線に接続し、且つ一の行方
向に配置された前記ＭＯＳトランジスタの各ゲートを一
の前記行線に接続した記憶セルアレイと、前記第一の列
線の各々と接地電位との間に接続された第一のスイッチ
ィング手段と、前記第二の列線の各々と前記データ取出
し線との間に接続された第二のスイッチィング手段と、
一対の前記第一及び第二のスイッチィング手段を同時に
導通状態とするための列選択線とを設け、前記列デコー
ダは前記列選択線を選択することにより前記第一及び第
二の列線を選択するように構成したことを特徴とするも
のである。
【００１１】
【作用】本発明は上記の構成によって、ＮＯＲ型の半導
体記憶装置であるが、行線方向に隣合って配置されたＭ
ＯＳトランジスタを、その間にある同一の列線（第一の
列線又は第二の列線）に接続したことにより、従来のＮ
ＯＲ型の装置に比べて列線の数が半分に減り、したがっ
て従来のＮＯＲ型の装置に比べて記憶セルアレイの面積
が小さくなる。また、一対の第一及び第二のスイッチィ
ング手段を同時に導通状態とするための列選択線を設け
たことにより、一つの列選択線を選択することによって
一対の第一の列線と第二の列線を同時に選択できるた
め、列デコーダの構成は従来のＮＡＮＤ型と同じ簡単な
構成にすることができる。
体記憶装置であるが、行線方向に隣合って配置されたＭ
ＯＳトランジスタを、その間にある同一の列線（第一の
列線又は第二の列線）に接続したことにより、従来のＮ
ＯＲ型の装置に比べて列線の数が半分に減り、したがっ
て従来のＮＯＲ型の装置に比べて記憶セルアレイの面積
が小さくなる。また、一対の第一及び第二のスイッチィ
ング手段を同時に導通状態とするための列選択線を設け
たことにより、一つの列選択線を選択することによって
一対の第一の列線と第二の列線を同時に選択できるた
め、列デコーダの構成は従来のＮＡＮＤ型と同じ簡単な
構成にすることができる。
【００１２】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの回路図である。図１に示す回路は、多数のワード
線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘm-1 ）２と、ビット線
（ｙ0 ，ｙ1 ，ｙ2 ，・・・ ，ｙn ）４，６と、多数のメ
モリセルがマトリックス状に配列されたｍ行ｎ列のメモ
リセルアレイ１０と、メモリセルを選択するＸデコーダ
１２及びＹデコーダ１４と、第一の選択トランジスタ１
６及び第二の選択トランジスタ１８と、Ｙ選択線
（ｙs0，ｙs1，ｙs2，・・・ ，ｙsn-1）２２と、Ｘインヒ
ビットトランジスタ２４及びＹインヒビットトランジス
タ２６と、センスアンプ２８とを備えるものである。
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの回路図である。図１に示す回路は、多数のワード
線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘm-1 ）２と、ビット線
（ｙ0 ，ｙ1 ，ｙ2 ，・・・ ，ｙn ）４，６と、多数のメ
モリセルがマトリックス状に配列されたｍ行ｎ列のメモ
リセルアレイ１０と、メモリセルを選択するＸデコーダ
１２及びＹデコーダ１４と、第一の選択トランジスタ１
６及び第二の選択トランジスタ１８と、Ｙ選択線
（ｙs0，ｙs1，ｙs2，・・・ ，ｙsn-1）２２と、Ｘインヒ
ビットトランジスタ２４及びＹインヒビットトランジス
タ２６と、センスアンプ２８とを備えるものである。
【００１３】メモリセルは一つのＭＯＳトランジスタ８
からなる。メモリセルアレイ１０は、行方向に対しては
第一のビット線４、ＭＯＳトランジスタ８、第二のビッ
ト線６、ＭＯＳトランジスタ８の順に繰り返し配置し、
列方向に対してはワード線２とＭＯＳトランジスタ８を
交互に配置して構成されている。行線方向に隣合って配
置された各ＭＯＳトランジスタ８のソースは隣合う第二
のビット線（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ）６に、ドレイン
は隣合う第一のビット線（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ）４
に接続されている。また、行方向に配置されたＭＯＳト
ランジスタ８のゲートは、同一のワード線２に接続され
る。
からなる。メモリセルアレイ１０は、行方向に対しては
第一のビット線４、ＭＯＳトランジスタ８、第二のビッ
ト線６、ＭＯＳトランジスタ８の順に繰り返し配置し、
列方向に対してはワード線２とＭＯＳトランジスタ８を
交互に配置して構成されている。行線方向に隣合って配
置された各ＭＯＳトランジスタ８のソースは隣合う第二
のビット線（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ）６に、ドレイン
は隣合う第一のビット線（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ）４
に接続されている。また、行方向に配置されたＭＯＳト
ランジスタ８のゲートは、同一のワード線２に接続され
る。
【００１４】第一のビット線４は第一の選択トランジス
タ１６を介してデータ取出し線２０に接続され、第二の
ビット線６は第二の選択トランジスタ１８を介して接地
されている。また、第一の選択トランジスタ１６のゲー
トと、第二の選択トランジスタ１８のゲートはともに一
つのＹ選択線２２に接続されており、各Ｙ選択線２２は
Ｙデコーダ１４に接続されている。これにより、Ｙデコ
ーダ１４からＹ選択線２２を一つ選択するだけで、一対
の第一のビット線４及び第二のビット線６を同時に選択
できる。
タ１６を介してデータ取出し線２０に接続され、第二の
ビット線６は第二の選択トランジスタ１８を介して接地
されている。また、第一の選択トランジスタ１６のゲー
トと、第二の選択トランジスタ１８のゲートはともに一
つのＹ選択線２２に接続されており、各Ｙ選択線２２は
Ｙデコーダ１４に接続されている。これにより、Ｙデコ
ーダ１４からＹ選択線２２を一つ選択するだけで、一対
の第一のビット線４及び第二のビット線６を同時に選択
できる。
【００１５】また、ワード線２には直列にＸインヒビッ
トトランジスタ２４が接続され、全ワード線２が非選択
即ちスタンバイ状態のとき、全ワード線２をディスチャ
ージできるようにしている。同様に、ビット線４，６に
も直列にＹインヒビットトランジスタ２６を接続し、ス
タンバイ状態時にはオンさせて、全ビット線４，６をリ
ファレンス電位Ｖref にすることができる。
トトランジスタ２４が接続され、全ワード線２が非選択
即ちスタンバイ状態のとき、全ワード線２をディスチャ
ージできるようにしている。同様に、ビット線４，６に
も直列にＹインヒビットトランジスタ２６を接続し、ス
タンバイ状態時にはオンさせて、全ビット線４，６をリ
ファレンス電位Ｖref にすることができる。
【００１６】各ＭＯＳトランジスタ８の閾値電圧（以
下、Ｖthと略す。）は、予めワード線２が“Ｈ”レベル
になったときにオンする程度のエンハンスメント（enha
ncement ）型に設定しておく。そして、選択されたメモ
リセルのＶthだけをイオン注入法によって、ワード線２
が“Ｈ”レベルになってもオンしない値に切り換えてプ
ログラミングを行う。
下、Ｖthと略す。）は、予めワード線２が“Ｈ”レベル
になったときにオンする程度のエンハンスメント（enha
ncement ）型に設定しておく。そして、選択されたメモ
リセルのＶthだけをイオン注入法によって、ワード線２
が“Ｈ”レベルになってもオンしない値に切り換えてプ
ログラミングを行う。
【００１７】次に、本実施例のマスクＲＯＭにおけるプ
ログラムの読出し方法について述べる。例えば、図１に
おけるメモリセルＭ01を読出す場合を説明する。まず、
予めＹインヒビットトランジスタ２６をオン状態にして
全ビット線４，６をリファレンス電位Ｖref にし、一
方、Ｘインヒビットトランジスタ２４をオフ状態にして
おく。そして、ワード線ｘ0 を選択し、ワード線ｘ0 と
接続されたＭＯＳトランジスタ８ａのゲートをハイレベ
ル電位Ｖccにする。さらに、Ｙ選択線ｙs1を選択する
と、Ｙ選択線ｙs1に接続されている第一選択トランジス
タ１６ａ及び第二選択トランジスタ１８ａは導通状態と
なるので、第一のビット線ｙ2 は接地され、第二のビッ
ト線ｙ1 はデータ取出し線２０を介してセンスアンプ２
８の入力に接続される。いま、メモリセルＭ01のＶthが
ＶCCより低い場合には、ＭＯＳトランジスタ８ａは導通
して、結果的にビット線はＧＮＤ電位（接地）となる。
また、メモリセルＭ01のＶthがＶcc以上である場合に
は、ＭＯＳトランジスタ８ａは導通せず、予め与えられ
たＶref がセンスアンプ２８へ入力される。以上のよう
にして各メモリセルの選択読出しを行う。
ログラムの読出し方法について述べる。例えば、図１に
おけるメモリセルＭ01を読出す場合を説明する。まず、
予めＹインヒビットトランジスタ２６をオン状態にして
全ビット線４，６をリファレンス電位Ｖref にし、一
方、Ｘインヒビットトランジスタ２４をオフ状態にして
おく。そして、ワード線ｘ0 を選択し、ワード線ｘ0 と
接続されたＭＯＳトランジスタ８ａのゲートをハイレベ
ル電位Ｖccにする。さらに、Ｙ選択線ｙs1を選択する
と、Ｙ選択線ｙs1に接続されている第一選択トランジス
タ１６ａ及び第二選択トランジスタ１８ａは導通状態と
なるので、第一のビット線ｙ2 は接地され、第二のビッ
ト線ｙ1 はデータ取出し線２０を介してセンスアンプ２
８の入力に接続される。いま、メモリセルＭ01のＶthが
ＶCCより低い場合には、ＭＯＳトランジスタ８ａは導通
して、結果的にビット線はＧＮＤ電位（接地）となる。
また、メモリセルＭ01のＶthがＶcc以上である場合に
は、ＭＯＳトランジスタ８ａは導通せず、予め与えられ
たＶref がセンスアンプ２８へ入力される。以上のよう
にして各メモリセルの選択読出しを行う。
【００１８】本実施例のマスクＲＯＭでは、ＮＯＲ型の
構成をとっているので、列方向に接続されるセルトラン
ジスタの数が増えても、ビット線を流れる読出し電流が
小さくなることはないので、アクセススピードの低下を
防止することができる。しかも、行線方向に隣合って配
置されたセルトランジスタは同一のビット線に接続され
るように構成したことにより、従来のＮＯＲ型ＲＯＭに
比べてビット線の数が半分に減りメモリセルアレイの面
積が小さくなる。
構成をとっているので、列方向に接続されるセルトラン
ジスタの数が増えても、ビット線を流れる読出し電流が
小さくなることはないので、アクセススピードの低下を
防止することができる。しかも、行線方向に隣合って配
置されたセルトランジスタは同一のビット線に接続され
るように構成したことにより、従来のＮＯＲ型ＲＯＭに
比べてビット線の数が半分に減りメモリセルアレイの面
積が小さくなる。
【００１９】また、従来のＮＯＲ型の場合、一つのメモ
リセルを選択するときに、二つのビット線を選択しなけ
ればならず、デコーダ系の回路構成が複雑になっていた
が、本実施例では、第一のビット線に接続された第一の
選択トランジスタと第二のビット線に接続された第二の
選択トランジスタとを同時に選択するＹ選択線を設けた
ことにより、一つのＹ選択線を選択することによって一
対の第一及び第二のビット線を同時に選択できるため、
Ｙデコーダの構成を従来のＮＡＮＤ型と同様に簡単にす
ることができる。
リセルを選択するときに、二つのビット線を選択しなけ
ればならず、デコーダ系の回路構成が複雑になっていた
が、本実施例では、第一のビット線に接続された第一の
選択トランジスタと第二のビット線に接続された第二の
選択トランジスタとを同時に選択するＹ選択線を設けた
ことにより、一つのＹ選択線を選択することによって一
対の第一及び第二のビット線を同時に選択できるため、
Ｙデコーダの構成を従来のＮＡＮＤ型と同様に簡単にす
ることができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｎ
ＯＲ型の構成をとり、しかも行線方向に隣合って配置さ
れたＭＯＳトランジスタは同一の列線（第一又は第二の
列線）に接続されるように構成したことにより、高集積
化を図ることができ、さらに一つの列選択線で一対の第
一及び第二の列線を選択できる構成としたことにより、
Ｙデコーダの構成を簡単にすることができる半導体記憶
装置を提供することができる。
ＯＲ型の構成をとり、しかも行線方向に隣合って配置さ
れたＭＯＳトランジスタは同一の列線（第一又は第二の
列線）に接続されるように構成したことにより、高集積
化を図ることができ、さらに一つの列選択線で一対の第
一及び第二の列線を選択できる構成としたことにより、
Ｙデコーダの構成を簡単にすることができる半導体記憶
装置を提供することができる。
【図１】本発明の一実施例であるマスクＲＯＭの等価回
路図である。
路図である。
【図２】従来のＮＡＮＤ型ＲＯＭの等価回路図である。
【図３】従来のＮＯＲ型ＲＯＭの等価回路図である。
２ ワード線 ４ 第一のビット線 ６ 第二のビット線 ８ ＭＯＳトランジスタ １０ メモリセルアレイ １２ Ｘデコーダ １４ Ｙデコーダ １６ 第一選択トランジスタ １８ 第二選択トランジスタ ２０ データ取出し線 ２２ Ｙ選択線 ２４ Ｘインヒビットトランジスタ ２６ Ｙインヒビットトランジスタ ２８ センスアンプ
Claims (1)
- 【請求項１】 記憶セルとして一のＭＯＳトランジスタ
を有し、行線と、該行線を選択する行デコーダと、列線
と、該列線を選択する列デコーダと、データを取り出す
ためのデータ取出し線とを備える半導体記憶装置におい
て、 前記列線を、交互に配置した第一の列線と第二の列線に
区分し、前記行線方向に隣合って配置された前記ＭＯＳ
トランジスタの各ドレインを前記第一の列線に、前記行
線方向に隣合って配置された前記ＭＯＳトランジスタの
各ソースを前記第二の列線に接続し、且つ一の行方向に
配置された前記ＭＯＳトランジスタの各ゲートを一の前
記行線に接続した記憶セルアレイと、 前記第一の列線の各々と接地電位との間に接続された第
一のスイッチィング手段と、 前記第二の列線の各々と前記データ取出し線との間に接
続された第二のスイッチィング手段と、 一対の前記第一及び第二のスイッチィング手段を同時に
導通状態とするための列選択線とを設け、 前記列デコーダは前記列選択線を選択することにより前
記第一及び第二の列線を選択するように構成したことを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31346191A JPH05128886A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
| US07/967,710 US5323342A (en) | 1991-10-31 | 1992-10-28 | MOS memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31346191A JPH05128886A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128886A true JPH05128886A (ja) | 1993-05-25 |
Family
ID=18041584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31346191A Withdrawn JPH05128886A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5323342A (ja) |
| JP (1) | JPH05128886A (ja) |
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