JPH05135598A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05135598A JPH05135598A JP32137091A JP32137091A JPH05135598A JP H05135598 A JPH05135598 A JP H05135598A JP 32137091 A JP32137091 A JP 32137091A JP 32137091 A JP32137091 A JP 32137091A JP H05135598 A JPH05135598 A JP H05135598A
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- JP
- Japan
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- line
- bit line
- memory cell
- mos transistor
- semiconductor memory
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Abstract
(57)【要約】
【目的】 ＮＯＲ型の構成をとったときでも、高集積化
を容易に図ることができる半導体記憶装置を提供する。 【構成】 メモリセルアレイは、行方向に対してはビッ
ト線４、ＭＯＳトランジスタ８、中間線６、ＭＯＳトラ
ンジスタ８の順に繰り返し配置し、列方向に対してはワ
ード線２とＭＯＳトランジスタ８を交互に配置して構成
している。各ＭＯＳトランジスタ８のソースは隣合う中
間線６に、ドレインは隣合うビット線４に接続する。ま
た、行方向に隣合って配置されたＭＯＳトランジスタ８
のゲートは交互に上下のワード線２に接続される。
を容易に図ることができる半導体記憶装置を提供する。 【構成】 メモリセルアレイは、行方向に対してはビッ
ト線４、ＭＯＳトランジスタ８、中間線６、ＭＯＳトラ
ンジスタ８の順に繰り返し配置し、列方向に対してはワ
ード線２とＭＯＳトランジスタ８を交互に配置して構成
している。各ＭＯＳトランジスタ８のソースは隣合う中
間線６に、ドレインは隣合うビット線４に接続する。ま
た、行方向に隣合って配置されたＭＯＳトランジスタ８
のゲートは交互に上下のワード線２に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にマスクによってデータのプログラムを行うタイ
プのマスクＲＯＭ（Read Only Memory）に関する。
し、特にマスクによってデータのプログラムを行うタイ
プのマスクＲＯＭ（Read Only Memory）に関する。
【０００２】
【従来の技術】従来、マスクＲＯＭにプログラムを書込
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、倍風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。また、
各メモリセルの配列の仕方によりＮＡＮＤ型とＮＯＲ型
に分けられる。一般的にＮＡＮＤ型ＲＯＭの方がセルサ
イズを小さくすることができ、またマスクの種類につい
ては拡散層プログラム方式及びイオン注入プログラム方
式はセルサイズを小さくすることができる。
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、倍風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。また、
各メモリセルの配列の仕方によりＮＡＮＤ型とＮＯＲ型
に分けられる。一般的にＮＡＮＤ型ＲＯＭの方がセルサ
イズを小さくすることができ、またマスクの種類につい
ては拡散層プログラム方式及びイオン注入プログラム方
式はセルサイズを小さくすることができる。
【０００３】図２にイオン注入プログラム方式のＮＡＮ
Ｄ型ＲＯＭの等価回路図を示す。このＮＡＮＤ型ＲＯＭ
の回路は、各メモリセルを構成するＭＯＳトランジスタ
７２のチャネル方向がビット線５４の方向に一致した配
列となる。通常は、予め各ＭＯＳトランジスタ７２の閾
値電圧（以下、Ｖthと略す。）をエンハンスメント（en
hancement ）型に設定し、選択されたＭＯＳトランジス
タ７２のＶthのみをイオン注入法によってデプレション
（depletion ）型に切り換えてプログラミングを行う。
尚、図２において、６２は行デコーダ、６４は列デコー
ダである。
Ｄ型ＲＯＭの等価回路図を示す。このＮＡＮＤ型ＲＯＭ
の回路は、各メモリセルを構成するＭＯＳトランジスタ
７２のチャネル方向がビット線５４の方向に一致した配
列となる。通常は、予め各ＭＯＳトランジスタ７２の閾
値電圧（以下、Ｖthと略す。）をエンハンスメント（en
hancement ）型に設定し、選択されたＭＯＳトランジス
タ７２のＶthのみをイオン注入法によってデプレション
（depletion ）型に切り換えてプログラミングを行う。
尚、図２において、６２は行デコーダ、６４は列デコー
ダである。
【０００４】メモリセルからデータを読出すには、予め
全てのワード線５２を“Ｈ”レベルにした状態から、選
択されたワード線５２を“Ｌ”レベルに、選択されたビ
ット線５４を“Ｈ”レベルにする。このとき、選択メモ
リセルのＶthがデプレション型ならばワード線５２が
“Ｌ”レベルになっても選択ビット線５４を流れる電流
は流れたままになり、一方、エンハンスメント型ならば
選択ビット線５４を流れる電流はカットされる。以上の
方法によって読出しが可能となる。
全てのワード線５２を“Ｈ”レベルにした状態から、選
択されたワード線５２を“Ｌ”レベルに、選択されたビ
ット線５４を“Ｈ”レベルにする。このとき、選択メモ
リセルのＶthがデプレション型ならばワード線５２が
“Ｌ”レベルになっても選択ビット線５４を流れる電流
は流れたままになり、一方、エンハンスメント型ならば
選択ビット線５４を流れる電流はカットされる。以上の
方法によって読出しが可能となる。
【０００５】また、図３にイオン注入プログラム方式の
ＮＯＲ型ＲＯＭの等価回路図を示す。このＮＯＲ型ＲＯ
Ｍの回路は、行方向に対してはビット線５６、ＭＯＳト
ランジスタ７２、ビット線５８の順に繰り返し配置した
構成としている。列方向に配置されたＭＯＳトランジス
タ７２のドレインとソースはそれぞれ左右のビット線５
６，５８に接続され、行方向に配置されたＭＯＳトラン
ジスタ７２のゲートは同一のワード線５２に接続され
る。ビット線５６は全て電気的に接地されており、ビッ
ト線５８によって列方向の選択を行う。
ＮＯＲ型ＲＯＭの等価回路図を示す。このＮＯＲ型ＲＯ
Ｍの回路は、行方向に対してはビット線５６、ＭＯＳト
ランジスタ７２、ビット線５８の順に繰り返し配置した
構成としている。列方向に配置されたＭＯＳトランジス
タ７２のドレインとソースはそれぞれ左右のビット線５
６，５８に接続され、行方向に配置されたＭＯＳトラン
ジスタ７２のゲートは同一のワード線５２に接続され
る。ビット線５６は全て電気的に接地されており、ビッ
ト線５８によって列方向の選択を行う。
【０００６】この場合、予め各ＭＯＳトランジスタ７２
のＶthを、ワード線５２が“Ｈ”レベルになったときに
オンする程度のエンハンスメント型に設定しておく。そ
して、選択されたメモリセルのＶthだけをイオン注入法
によって、ワード線５２が“Ｈ”レベルになってもオン
しない値に切り換えてプログラミングを行う。また、メ
モリセルからデータを読出すには、まず、予め各ワード
線５２を“Ｌ”レベル又はオープンにしておき、ビット
線５６，５８もオープンにしておく。そして、選択され
たワード線５２のみ“Ｈ”レベルにし、次に一対のビッ
ト線５６，５８を選択する。このとき、選択メモリセル
のＶthが、ワード線５２が“Ｈ”レベルになってもオン
しない値に切り換えられている場合には、その一方のビ
ット線５６は接地され、他方のビット線５８は選択トラ
ンジスタ７４を通してオペアンプ６６に接続される。こ
のように選択メモリセルの導通を見ることにより読出し
を行う。
のＶthを、ワード線５２が“Ｈ”レベルになったときに
オンする程度のエンハンスメント型に設定しておく。そ
して、選択されたメモリセルのＶthだけをイオン注入法
によって、ワード線５２が“Ｈ”レベルになってもオン
しない値に切り換えてプログラミングを行う。また、メ
モリセルからデータを読出すには、まず、予め各ワード
線５２を“Ｌ”レベル又はオープンにしておき、ビット
線５６，５８もオープンにしておく。そして、選択され
たワード線５２のみ“Ｈ”レベルにし、次に一対のビッ
ト線５６，５８を選択する。このとき、選択メモリセル
のＶthが、ワード線５２が“Ｈ”レベルになってもオン
しない値に切り換えられている場合には、その一方のビ
ット線５６は接地され、他方のビット線５８は選択トラ
ンジスタ７４を通してオペアンプ６６に接続される。こ
のように選択メモリセルの導通を見ることにより読出し
を行う。
【０００７】
【発明が解決しようとする課題】ところで、ＮＡＮＤ型
ＲＯＭは、列方向に多数のメモリセルをぶら下げるほ
ど、セルトランジスタのオン抵抗が大きくなるので、ビ
ット線を流れる電流値が段々小さくなり、アクセススピ
ードが遅くなってしまう。このため、この構成の場合に
は、列方向にぶら下げるメモリセルの数が制限される。
ＲＯＭは、列方向に多数のメモリセルをぶら下げるほ
ど、セルトランジスタのオン抵抗が大きくなるので、ビ
ット線を流れる電流値が段々小さくなり、アクセススピ
ードが遅くなってしまう。このため、この構成の場合に
は、列方向にぶら下げるメモリセルの数が制限される。
【０００８】一方、ＮＯＲ型ＲＯＭの場合には、ＮＡＮ
Ｄ型ＲＯＭにおける上記欠点を有しないが、各メモリセ
ルに対して二つのビット線を要するため、メモリセルア
レイの面積がＮＡＮＤ型に比べて大きくなってしまう。
Ｄ型ＲＯＭにおける上記欠点を有しないが、各メモリセ
ルに対して二つのビット線を要するため、メモリセルア
レイの面積がＮＡＮＤ型に比べて大きくなってしまう。
【０００９】本発明は上記事情に基づいてなされたもの
であり、ＮＯＲ型の構成をとったときでも、高集積化を
容易に図ることができる半導体記憶装置を提供すること
を目的とする。
であり、ＮＯＲ型の構成をとったときでも、高集積化を
容易に図ることができる半導体記憶装置を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、一のＭＯＳトランジスタからなるメモリ
セルと、前記メモリセルに記憶された情報を読み出すた
めのワード線及びビット線とを備えてなる半導体記憶装
置において、隣合って配置された前記ビット線間に中間
線を配置し、行方向には前記ビット線、前記ＭＯＳトラ
ンジスタ、前記中間線、前記ＭＯＳトランジスタの順に
繰り返して配置し、且つ行方向に隣合って配置された前
記ＭＯＳトランジスタのソースを前記中間線に、ドレイ
ンを前記ビット線に接続し、且つ列方向には前記ワード
線と前記ＭＯＳトランジスタとが交互に配置され、しか
も一の行方向に配置した前記ＭＯＳトランジスタのゲー
トは該ＭＯＳトランジスタに隣設された２本の前記ワー
ド線に交互に接続したことを特徴とするものである。
めの本発明は、一のＭＯＳトランジスタからなるメモリ
セルと、前記メモリセルに記憶された情報を読み出すた
めのワード線及びビット線とを備えてなる半導体記憶装
置において、隣合って配置された前記ビット線間に中間
線を配置し、行方向には前記ビット線、前記ＭＯＳトラ
ンジスタ、前記中間線、前記ＭＯＳトランジスタの順に
繰り返して配置し、且つ行方向に隣合って配置された前
記ＭＯＳトランジスタのソースを前記中間線に、ドレイ
ンを前記ビット線に接続し、且つ列方向には前記ワード
線と前記ＭＯＳトランジスタとが交互に配置され、しか
も一の行方向に配置した前記ＭＯＳトランジスタのゲー
トは該ＭＯＳトランジスタに隣設された２本の前記ワー
ド線に交互に接続したことを特徴とするものである。
【００１１】
【作用】本発明は上記の構成によって、行方向にはビッ
ト線、ＭＯＳトランジスタ、中間線、ＭＯＳトランジス
タの順に繰り返し配置し、行方向に配置された隣合うＭ
ＯＳトランジスタが、その間に配置された同一のビット
線又は中間線に接続されるので、従来のＮＯＲ型の半導
体記憶装置に比べてビット線の数が約１／４に減る。ま
た、各メモリセルの選択は、先ずそのメモリセルが接続
されたビット線を選択するともに、そのビット線に隣設
された二つの中間線のうちの当該メモリセルが接続され
ている中間線を選択して接地し、次にそのメモリメルに
隣設された二つのワード線のうちの当該メモリセルが接
地されたワード線を選択することにより行う。
ト線、ＭＯＳトランジスタ、中間線、ＭＯＳトランジス
タの順に繰り返し配置し、行方向に配置された隣合うＭ
ＯＳトランジスタが、その間に配置された同一のビット
線又は中間線に接続されるので、従来のＮＯＲ型の半導
体記憶装置に比べてビット線の数が約１／４に減る。ま
た、各メモリセルの選択は、先ずそのメモリセルが接続
されたビット線を選択するともに、そのビット線に隣設
された二つの中間線のうちの当該メモリセルが接続され
ている中間線を選択して接地し、次にそのメモリメルに
隣設された二つのワード線のうちの当該メモリセルが接
地されたワード線を選択することにより行う。
【００１２】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの等価回路図である。図１に示すマスクＲＯＭは、
多数のワード線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘm ）２、
ビット線（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ，ｙ2n）４及び中間
線（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ，ｙ2n+1）６と、多数のメ
モリセルがマトリックス状に配列されたｍ行２ｎ＋１列
のメモリセルアレイと、メモリセルを選択するＸデコー
ダ１２及びＹデコーダ１４と、ビット線選択トランジス
タ１６及び中間線選択トランジスタ１８と、インヒビッ
トトランジスタ２２と、センスアンプ２４とを備えるも
のである。
して説明する。図１は本発明の一実施例であるマスクＲ
ＯＭの等価回路図である。図１に示すマスクＲＯＭは、
多数のワード線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘm ）２、
ビット線（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ，ｙ2n）４及び中間
線（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ，ｙ2n+1）６と、多数のメ
モリセルがマトリックス状に配列されたｍ行２ｎ＋１列
のメモリセルアレイと、メモリセルを選択するＸデコー
ダ１２及びＹデコーダ１４と、ビット線選択トランジス
タ１６及び中間線選択トランジスタ１８と、インヒビッ
トトランジスタ２２と、センスアンプ２４とを備えるも
のである。
【００１３】メモリセルは一つのＭＯＳトランジスタ８
からなる。メモリセルアレイは、行方向に対してはビッ
ト線４、ＭＯＳトランジスタ８、中間線６、ＭＯＳトラ
ンジスタ８の順に繰り返し配置し、列方向に対してはワ
ード線２とＭＯＳトランジスタ８を交互に配置して構成
されている。行方向に隣合って配置された各ＭＯＳトラ
ンジスタ８のソースは隣合って配置された中間線６に、
そのドレインは隣合って配置されたビット線４に接続さ
れる。また、行方向に配置されたＭＯＳトランジスタ８
のゲートは、図１に示すように交互に同図の上下のワー
ド線２に接続される。
からなる。メモリセルアレイは、行方向に対してはビッ
ト線４、ＭＯＳトランジスタ８、中間線６、ＭＯＳトラ
ンジスタ８の順に繰り返し配置し、列方向に対してはワ
ード線２とＭＯＳトランジスタ８を交互に配置して構成
されている。行方向に隣合って配置された各ＭＯＳトラ
ンジスタ８のソースは隣合って配置された中間線６に、
そのドレインは隣合って配置されたビット線４に接続さ
れる。また、行方向に配置されたＭＯＳトランジスタ８
のゲートは、図１に示すように交互に同図の上下のワー
ド線２に接続される。
【００１４】各ビット線４には、ビット線選択トランジ
スタ１６が直列に接続され、各ビット線選択トランジス
タ１６はそのビット線選択トランジスタ１６に接続され
たビット線４が選択されたときにのみオンするように構
成されている。また、各ビット線４はビット線選択トラ
ンジスタ１６を介してデータ取出し線２６、さらにはセ
ンスアンプ２４に接続されている。中間線６にも、同様
に、中間線選択トランジスタ１８が直列に接続され、各
中間線選択トランジスタ１８はその中間線選択トランジ
スタ１８が接続された中間線６が選択されたときにのみ
オンするように構成されている。各中間線６は、中間線
選択トランジスタ１８を介して接地電位に接続される。
一方、ワード線２には、全メモリセル非選択時における
ワード線２の電位を“Ｌ”レベルにするためのインヒビ
ットトランジスタ２２を設けている。
スタ１６が直列に接続され、各ビット線選択トランジス
タ１６はそのビット線選択トランジスタ１６に接続され
たビット線４が選択されたときにのみオンするように構
成されている。また、各ビット線４はビット線選択トラ
ンジスタ１６を介してデータ取出し線２６、さらにはセ
ンスアンプ２４に接続されている。中間線６にも、同様
に、中間線選択トランジスタ１８が直列に接続され、各
中間線選択トランジスタ１８はその中間線選択トランジ
スタ１８が接続された中間線６が選択されたときにのみ
オンするように構成されている。各中間線６は、中間線
選択トランジスタ１８を介して接地電位に接続される。
一方、ワード線２には、全メモリセル非選択時における
ワード線２の電位を“Ｌ”レベルにするためのインヒビ
ットトランジスタ２２を設けている。
【００１５】各ＭＯＳトランジスタ８の閾値電圧（以
下、Ｖthと略す。）は、予めワード線２が“Ｈ”レベル
になったときにオンする程度のエンハンスメント（enha
ncement ）型に設定しておく。そして、選択されたメモ
リセルのＶthだけをイオン注入法によって、ワード線２
が“Ｈ”レベルになってもオンしない値に切り換えてプ
ログラミングを行う。
下、Ｖthと略す。）は、予めワード線２が“Ｈ”レベル
になったときにオンする程度のエンハンスメント（enha
ncement ）型に設定しておく。そして、選択されたメモ
リセルのＶthだけをイオン注入法によって、ワード線２
が“Ｈ”レベルになってもオンしない値に切り換えてプ
ログラミングを行う。
【００１６】次に、本実施例のマスクＲＯＭにおいてプ
ログラムの読出し方法について述べる。例えば、図１に
おけるメモリセルＭ01を読出す場合を説明する。まず、
予めインヒビットトランジスタ２２をオフ状態にしてお
く。そして、ワード線ｘ1 を選択し、ワード線ｘ1 に接
続されたＭＯＳトランジスタ８ａのゲートにハイレベル
電位Ｖccを印加する。このとき、ＭＯＳトランジスタ８
ａのＶthが、Ｖth＜Ｖccであれば、ＭＯＳトランジスタ
８ａは導通状態になる。また、中間線ｙ1 を選択して、
中間線選択トランジスタ１８ａを導通状態とし、中間線
ｙ1 の電位をＧＮＤ（接地電位）とする。さらに、ビッ
ト線ｙ2 を選択して、ビット線選択トランジスタ１６ａ
を導通状態とする。これにより、ビット線ｙ2 の電位が
ＧＮＤとなり、その信号がデータ取出し線２６を通じて
センスアンプ２４に送られる。一方、ＭＯＳトランジス
タ８ａのＶthが、Ｖth＞Ｖccであれば、ＭＯＳトランジ
スタ８ａは非導通状態になるため、ビット線ｙ2 が選択
されたときの電位がそのままセンスアンプ２４に送られ
る。
ログラムの読出し方法について述べる。例えば、図１に
おけるメモリセルＭ01を読出す場合を説明する。まず、
予めインヒビットトランジスタ２２をオフ状態にしてお
く。そして、ワード線ｘ1 を選択し、ワード線ｘ1 に接
続されたＭＯＳトランジスタ８ａのゲートにハイレベル
電位Ｖccを印加する。このとき、ＭＯＳトランジスタ８
ａのＶthが、Ｖth＜Ｖccであれば、ＭＯＳトランジスタ
８ａは導通状態になる。また、中間線ｙ1 を選択して、
中間線選択トランジスタ１８ａを導通状態とし、中間線
ｙ1 の電位をＧＮＤ（接地電位）とする。さらに、ビッ
ト線ｙ2 を選択して、ビット線選択トランジスタ１６ａ
を導通状態とする。これにより、ビット線ｙ2 の電位が
ＧＮＤとなり、その信号がデータ取出し線２６を通じて
センスアンプ２４に送られる。一方、ＭＯＳトランジス
タ８ａのＶthが、Ｖth＞Ｖccであれば、ＭＯＳトランジ
スタ８ａは非導通状態になるため、ビット線ｙ2 が選択
されたときの電位がそのままセンスアンプ２４に送られ
る。
【００１７】ここで、メモリセルＭ01が選択された場合
に隣合うメモリセルの状態について考える。まず、例え
ばメモリセルＭ02，Ｍ11については、ビット線ｙ2 が選
択されてはいるものの、ワード線ｘ0 ，ｘ2 は選択され
ていないため、結果として両メモリセルＭ02，Ｍ11が読
出しされることはない。また、メモリセルＭ12について
は、ビット線ｙ2 及びワード線ｘ1 が選択されている点
では、メモリセルＭ01と同様であるが、メモリセルＭ12
が接続されている中間線ｙ3 の中間線選択トランジスタ
１８ｂが非導通状態となっているため、メモリセルＭ12
が読出しされることはない。以上のようにして各メモリ
セルの選択読出しが可能となる。
に隣合うメモリセルの状態について考える。まず、例え
ばメモリセルＭ02，Ｍ11については、ビット線ｙ2 が選
択されてはいるものの、ワード線ｘ0 ，ｘ2 は選択され
ていないため、結果として両メモリセルＭ02，Ｍ11が読
出しされることはない。また、メモリセルＭ12について
は、ビット線ｙ2 及びワード線ｘ1 が選択されている点
では、メモリセルＭ01と同様であるが、メモリセルＭ12
が接続されている中間線ｙ3 の中間線選択トランジスタ
１８ｂが非導通状態となっているため、メモリセルＭ12
が読出しされることはない。以上のようにして各メモリ
セルの選択読出しが可能となる。
【００１８】本実施例のマスクＲＯＭでは、ＮＯＲ型の
構成をとっているので、列方向に接続されるＭＯＳトラ
ンジスタの数が増えても、ビット線を流れる読出し電流
が小さくなることはないので、アクセススピードの低下
を防止することができる。しかも、行方向に対してビッ
ト線、ＭＯＳトランジスタ、中間線、ＭＯＳトランジス
タの順に配置し、行方向に隣合って配置されたＭＯＳト
ランジスタが、その間にある同一のビット線又は中間線
に接続されているので、従来のＮＯＲ型ＲＯＭに比べて
ビット線の数が約１／４に減るので、高集積化を容易に
図ることができる。
構成をとっているので、列方向に接続されるＭＯＳトラ
ンジスタの数が増えても、ビット線を流れる読出し電流
が小さくなることはないので、アクセススピードの低下
を防止することができる。しかも、行方向に対してビッ
ト線、ＭＯＳトランジスタ、中間線、ＭＯＳトランジス
タの順に配置し、行方向に隣合って配置されたＭＯＳト
ランジスタが、その間にある同一のビット線又は中間線
に接続されているので、従来のＮＯＲ型ＲＯＭに比べて
ビット線の数が約１／４に減るので、高集積化を容易に
図ることができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、行
方向に対してビット線、ＭＯＳトランジスタ、中間線、
ＭＯＳトランジスタの順に配置し、行方向に隣合って配
置されたＭＯＳトランジスタが、その間にある同一のビ
ット線又は中間線に接続されるように構成したことによ
り、ビット線の数を減らして、容易に高集積化を図るこ
とができる半導体記憶装置を提供することができる。
方向に対してビット線、ＭＯＳトランジスタ、中間線、
ＭＯＳトランジスタの順に配置し、行方向に隣合って配
置されたＭＯＳトランジスタが、その間にある同一のビ
ット線又は中間線に接続されるように構成したことによ
り、ビット線の数を減らして、容易に高集積化を図るこ
とができる半導体記憶装置を提供することができる。
【図１】本発明の一実施例であるマスクＲＯＭの等価回
路図である。
路図である。
【図２】従来のＮＡＮＤ型ＲＯＭの等価回路図である。
【図３】従来のＮＯＲ型ＲＯＭの等価回路図である。
２ ワード線 ４ ビット線 ６ 中間線 ８ ＭＯＳトランジスタ １２ Ｘデコーダ １４ Ｙデコーダ １６ ビット線選択トランジスタ １８ 中間線選択トランジスタ ２２ インヒビットトランジスタ ２４ センスアンプ ２６ データ取出し線
Claims (3)
- 【請求項１】 一のＭＯＳトランジスタからなるメモリ
セルと、前記メモリセルに記憶された情報を読み出すた
めのワード線及びビット線とを備えてなる半導体記憶装
置において、 隣合って配置された前記ビット線間に中間線を配置し、
行方向には前記ビット線、前記ＭＯＳトランジスタ、前
記中間線、前記ＭＯＳトランジスタの順に繰り返して配
置し、且つ行方向に隣合って配置された前記ＭＯＳトラ
ンジスタのソースを前記中間線に、ドレインを前記ビッ
ト線に接続し、且つ列方向には前記ワード線と前記ＭＯ
Ｓトランジスタとが交互に配置され、しかも一の行方向
に配置した前記ＭＯＳトランジスタのゲートは該ＭＯＳ
トランジスタに隣設された２本の前記ワード線に交互に
接続したことを特徴とする半導体記憶装置。 - 【請求項２】 前記中間線と接地電位との間に第一のス
イッチィング手段を設け、前記第一のスイッチィング手
段は、前記第一のスイッチィング手段に接続された前記
中間線に隣設された二つの前記ビット線のうちのいずれ
かが選択されたときにのみ導通状態となるものである請
求項１記載の半導体記憶装置。 - 【請求項３】 前記ビット線と、情報を外部に取り出す
ためのデータ取出し線との間に第二のスイッチィング手
段を設け、前記第二のスイッチィング手段は前記第二の
スイッチィング手段に接続された前記ビット線が選択さ
れたときにのみ導通状態となるものである請求項１又は
２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32137091A JPH05135598A (ja) | 1991-11-08 | 1991-11-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32137091A JPH05135598A (ja) | 1991-11-08 | 1991-11-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135598A true JPH05135598A (ja) | 1993-06-01 |
Family
ID=18131812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32137091A Withdrawn JPH05135598A (ja) | 1991-11-08 | 1991-11-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004138A (ja) * | 2006-06-20 | 2008-01-10 | Sharp Corp | 半導体記憶装置およびそれを備えた電子機器 |
-
1991
- 1991-11-08 JP JP32137091A patent/JPH05135598A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004138A (ja) * | 2006-06-20 | 2008-01-10 | Sharp Corp | 半導体記憶装置およびそれを備えた電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |