JPH05128078A - Parallel processor - Google Patents
Parallel processorInfo
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- JPH05128078A JPH05128078A JP28957391A JP28957391A JPH05128078A JP H05128078 A JPH05128078 A JP H05128078A JP 28957391 A JP28957391 A JP 28957391A JP 28957391 A JP28957391 A JP 28957391A JP H05128078 A JPH05128078 A JP H05128078A
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- processing
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、各タスク処理に要する
時間が長く、しかもリアル処理を必要とし且つマルチタ
スク処理を行わなければならないような場合に適用され
る並列処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel processing apparatus applied to a case where each task requires a long time, real processing is required, and multitask processing must be performed.
【０００２】デジタル多重伝送装置等では、主信号に対
して各種のデータ処理を行うが、これらの処理は処理タ
スク数が多くかつリアルタイムで高速に行う必要があ
る。このための、高速でマルチタスク処理を行うプロセ
ッサの開発が進められているが、その性能はまだ上記ニ
ーズを満足できていないのが現状である。In a digital multiplex transmission device or the like, various data processes are performed on a main signal, but these processes require a large number of processing tasks and must be performed in real time at high speed. For this purpose, a processor for performing high-speed multitask processing is being developed, but at present, the performance does not satisfy the above needs.
【０００３】この要望、即ち、各タスク処理に要する時
間が長く、しかもリアル処理を必要とし、且つマルチタ
スク処理を行う場合の要望に答えるためには、既存のプ
ロサッセを複数個用いる並列処理装置が必要である。In order to meet this demand, that is, the time required for each task process is long, the real process is required, and the multitask process is performed, a parallel processing apparatus using a plurality of existing processors is required. is necessary.
【０００４】[0004]
【従来の技術】従来の並列処理について説明する。一つ
目は、並列処理を行うための装置を複数のシーケンサ等
によるハードウエア構成によって実現し、各シーケンサ
を高速なクロックで動作させて、それをプロセッサが管
理することによって、各処理を高速に行うようにしてい
ることである。しては、複数種類のタスク処理のそれぞ
れに対応してシーケンサ等のハードウエア構成によるタ
スク処理機能を設け、プロセッサによりそれら（ハード
ウエアによるタスク処理）を管理するようにした並列処
理装置がある。しかし、この構成では、各タスクは高速
で処理できるが、ハードウエアの回路規模が大きくな
り、またタスクの起動からタスク受付応答までのターン
アラウンド時間がかかり過ぎる傾向がある。2. Description of the Related Art Conventional parallel processing will be described. The first is to realize a device for parallel processing with a hardware configuration such as multiple sequencers, operate each sequencer with a high-speed clock, and manage it by the processor to speed up each process. That is what I am trying to do. Then, there is a parallel processing device in which a task processing function of a hardware configuration such as a sequencer is provided corresponding to each of a plurality of types of task processing, and those (task processing by hardware) are managed by a processor. However, with this configuration, although each task can be processed at high speed, the circuit scale of the hardware becomes large, and there is a tendency that the turnaround time from task activation to task acceptance response takes too long.
【０００５】また、二つ目は、装置を管理するメインＣ
ＰＵの下にスレーブのサブＣＰＵ（又は、専用演算プロ
セッサ）配置することによって装置を構成し、サブＣＰ
Ｕが並列処理を行うようにしていることである。The second is a main C for managing the device.
A device is configured by arranging a slave sub CPU (or a dedicated arithmetic processor) under the PU, and a sub CP
That is, U performs parallel processing.
【０００６】の調停回路の規模が大きくなったり、各プ
ロセッサの管理範囲がハードウエア構成上明確にできな
いため、装置の性能向上等でタスク処理の内容を変える
時などではソフトウエア、ハードウエアの全面変更する
必要があった。The size of the arbitration circuit becomes large, and the management range of each processor cannot be clarified due to the hardware configuration. Therefore, when the contents of task processing are changed to improve the performance of the device, the entire software and hardware are Had to change.
【０００７】[0007]
【発明が解決しようとする課題】ところで、上記１つ目
の方法においては、各タスクの高速処理は実現できる
が、処理規模が大きく、かつ並列処理すべきタスク数が
多いと、並列処理を行うハードウエア（シーケンサ）規
模が大きくなる。また並列処理の完了通知を、プロセッ
サのＩ／Ｏ領域に割り当てられたレジスタ（フラグ）で
監視するようにしているか、或いは、そのフラグを割込
み要因にした割込み処理で行っているために、各並列処
理の起動／完了を管理するプロセッサのオーバーヘッド
が増加し、高速リアル処理に対処できないことがしばし
ば生じていた。By the way, in the first method, although high-speed processing of each task can be realized, if the processing scale is large and the number of tasks to be processed in parallel is large, parallel processing is performed. Hardware (sequencer) scale increases. In addition, since the completion notification of the parallel processing is monitored by the register (flag) assigned to the I / O area of the processor, or the interrupt processing is performed by using the flag as an interrupt factor, each parallel processing is performed. The overhead of the processor that manages the start / completion of the processing increases, and it often happens that high-speed real processing cannot be dealt with.
【０００８】二つ目の方法においては、メインＣＰＵに
よるサブＣＰＵの起動を、Ｉ／Ｏメモリ領域（フラグ）
で行うために、サブＣＰＵが独立に動作しているとサブ
ＣＰＵを起動するまでに時間がかかったり、不確定にな
ったりする。また各プロセッサ間の調停回路の規模が大
きくなる。さらにハードウエア構成上、各プロセッサの
管理範囲が明確に分離されていないため装置の性能向上
等でタスク処理の内容を変えるときには、ファームウエ
ア構成の全面変更、或いはハーバトウエア構成の変更が
必要になる。In the second method, the activation of the sub CPU by the main CPU is performed by the I / O memory area (flag).
Therefore, if the sub CPU is operating independently, it may take some time before the sub CPU is activated or it may become uncertain. Further, the scale of the arbitration circuit between the processors becomes large. Further, because of the hardware configuration, the management range of each processor is not clearly separated, and when changing the content of task processing such as by improving the performance of the device, it is necessary to completely change the firmware configuration or the harborware configuration.
【０００９】つまり、従来の並列処理を行う方法では、
ハードウエアの規模が大きくなったり、仮に小規模で実
現できたとしても、仕事の処理量が増加した場合に容易
に対応しきれないフアームウエア／ハードウエア構成で
あったりするという問題があった。That is, in the conventional method of performing parallel processing,
There is a problem that the hardware scale becomes large, or even if it can be realized on a small scale, the firmware / hardware configuration cannot be easily dealt with when the amount of work is increased.
【００１０】従って、従来の高速並列処理装置において
は回路規模が大きくなったり、その装置のパフォーマン
スＵＰ時にハードウエア、ソフトウエアの変更が早急に
できないという問題点があった。Therefore, the conventional high-speed parallel processing device has problems that the circuit scale becomes large and that the hardware and software cannot be changed promptly when the performance of the device is increased.
【００１１】本発明は上記問題点に鑑み創出されたもの
で、マルチタスク処理および並列処理を同時に行うこと
ができ、ハードウエア回路規模が小さく、ファームウエ
ア設計が階層構造化できるようなハードウエア・ソフト
ウエア構成を有し、さらに、その装置のパフオーマンス
向上時に容易に対応できるような高速並列処理装置を提
供することを目的とする。The present invention has been made in view of the above problems, and is capable of performing multitask processing and parallel processing at the same time, has a small hardware circuit scale, and has a hierarchical structure for firmware design. It is an object of the present invention to provide a high-speed parallel processing device which has a software configuration and can easily cope with the improvement in the performance of the device.
【００１２】[0012]
【課題を解決するための手段】図１は、本発明の高速並
列処理装置の原理構成図である。上記課題は図１に示す
如く、マルチタスク処理を行うメインＣＰＵ１と、該メ
インＣＰＵ１のスレーブとしての機能を果たすと共に、
該メインＣＰＵ１が行う処理と独立して並列処理を行う
サブＣＰＵ２と、該メインＣＰＵ１から該サブＣＰＵ２
への並列処理起動を通知する割込み要求および周辺回路
からの割込み要求を調停し、割込み信号INT と 割込み
要因に対応するベクタアドレスとをサブＣＰＵ２に通知
する割込みコントローラ３と、該サブＣＰＵ２が並列処
理を行うためのパラメータと、該サブＣＰＵの並列処理
結果とを格納する双方向データバッファ４と、該メイン
ＣＰＵ１からの並列処理起動要求を一時格納して先入れ
／先出し式に割込みコントローラに割込み要求を送出す
るリクエストバッファ５と、該メインＣＰＵ１、該双方
向データバッファ４の一方のアクセス側、該リクエスと
バッファ５の書込側を接続するメインバス６と、該サブ
ＣＰＵ２、割込みコントローラ３、該双方向データバッ
ファ４の他方のアクセス側を接続するサブバス７とを有
し、前記メインＣＰＵ１のマルチタスク処理では不可能
なリアル処理を、前記サブＣＰＵ２に独立して並列処理
として行わせることによって、該リアル処理と該マルチ
タスク処理を同時に行うことができるようにしたことを
特徴とする本発明の並列処理装置により解決される。FIG. 1 is a block diagram of the principle of a high-speed parallel processing apparatus according to the present invention. As shown in FIG. 1, the above-mentioned problem is that the main CPU 1 that performs multitask processing and the function as a slave of the main CPU 1 are fulfilled.
A sub CPU 2 that performs parallel processing independently of the processing performed by the main CPU 1, and the main CPU 1 to the sub CPU 2
To the sub CPU 2 for arbitrating the interrupt request for notifying the parallel processing start and the interrupt request from the peripheral circuit and notifying the sub CPU 2 of the interrupt signal INT and the vector address corresponding to the interrupt factor; Parameter for executing the parallel processing result, the bidirectional data buffer 4 for storing the parallel processing result of the sub CPU, the parallel processing start request from the main CPU 1 is temporarily stored, and the interrupt request is sent to the interrupt controller in a first-in / first-out manner. A request buffer 5 for sending out the main CPU 1, one access side of the bidirectional data buffer 4, a main bus 6 connecting the request and the write side of the buffer 5, the sub CPU 2, the interrupt controller 3, A sub bus 7 connecting the other access side of the bidirectional data buffer 4, and the main CP The real processing and the multitask processing can be performed at the same time by causing the sub CPU 2 to independently perform the real processing, which is impossible with the single multitask processing, as parallel processing. It is solved by the parallel processing device of the present invention.
【００１３】[0013]
【作用】本発明では、メインＣＰＵ１はマルチタスク処
理で装置の装置全体の動作を監視・制御する等の管理を
行い、サブＣＰＵ２はメインＣＰＵ１から指令を受けて
リアルタイムで高速タスク処理を専用に実行する。In the present invention, the main CPU 1 performs management such as monitoring and controlling the operation of the entire device by multitask processing, and the sub CPU 2 receives a command from the main CPU 1 to execute high-speed task processing exclusively in real time. To do.
【００１４】そして両ＣＰＵ間の調停動作を割込みコン
トローラ３と双方向データバッファ４に行わせ、かつ両
ＣＰＵの制御バス（データ・アドレス・コントロール）
をメインバス６、サブバス７として双方向データバッフ
ァ４の両側に独立して設けることによって分離したこ
と、及びメインＣＰＵ１がサブＣＰＵ２へ発行する並列
処理タスクの起動要求の複数を一時的に保持するリクエ
ストバッファ５を設けたことにより、メインＣＰＵ１は
サブＣＰＵ２の動作を意識せずに任意に時点でサブＣＰ
Ｕに対して並列処理の起動をかけることができる。Then, the arbitration operation between both CPUs is performed by the interrupt controller 3 and the bidirectional data buffer 4, and the control bus (data address control) of both CPUs.
Are separately provided on both sides of the bidirectional data buffer 4 as the main bus 6 and the sub bus 7, and a request for temporarily holding a plurality of parallel processing task activation requests issued by the main CPU 1 to the sub CPU 2. Since the buffer 5 is provided, the main CPU 1 does not care about the operation of the sub CPU 2, and the sub CPU
U can be activated for parallel processing.
【００１５】従って、小規模なハードウエア構成でメイ
ンＣＰＵの負荷を減らしてサブＣＰＵで高速リアルタイ
ムのタスクを並列に処理できる。また、上記ハードウエ
ア構成をとることにより、各ＣＰＵの管理範囲が明確化
され、ファームウエア設計の階層化、簡素化が図れる。
さらに、伝送装置等の性能アップ時にも、ＣＰＵの管理
範囲毎に対処できるので、ハードウエア・ソフトウエア
の大幅な変更なして容易に対応できる。Therefore, it is possible to reduce the load on the main CPU with a small-scale hardware configuration and process the high-speed real-time tasks in parallel by the sub CPU. Further, by adopting the above hardware configuration, the management range of each CPU can be clarified, and the firmware design can be layered and simplified.
Further, even when the performance of the transmission device or the like is improved, it can be dealt with for each management range of the CPU, so that it can be easily dealt with without making a great change in hardware and software.
【００１６】[0016]
【実施例】以下添付図面により本発明の並列処理装置を
説明する。図２は本発明の１実施例のブロック構成図、
図３はリクエストバッフアと割込みコントローラの構成
図である。なお全図を通じて同一符号は同一対象物を表
す。但し、図１におけるリクエストバッファ５を図２、
図３においてはＦＩＦＯ5-1,5-2 とし、双方向データバ
ッファ４を、ＤＰ−ＲＡＭ（デュアルポートＲＡＭ）と
した。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A parallel processing apparatus of the present invention will be described below with reference to the accompanying drawings. 2 is a block diagram of an embodiment of the present invention,
FIG. 3 is a block diagram of the request buffer and the interrupt controller. Note that the same reference numeral represents the same object throughout the drawings. However, the request buffer 5 in FIG.
In FIG. 3, FIFOs 5-1 and 5-2 are used, and the bidirectional data buffer 4 is a DP-RAM (dual port RAM).
【００１７】図２において、１は装置の制御・管理をマ
ルチタスク処理で行うメインＣＰＵ，２はメインＣＰＵ
の管理下で並列処理を行うサブＣＰＵである。サブＣＰ
Ｕ２はメインＣＰＵ１の処理能力をカバーし、また装置
の構成上の理由から設けられたもので、メインＣＰＵが
行う制御・管理処理と並行して高速リアルタイム処理が
要求されるタスク（例えばデジタル通信における主信号
の多重・分離処理等）を行う。即ち、サブＣＰＵ２は、
メインＣＰＵ１にマルチタスク処理で実行させると処理
時間がかかり、リアルタイムで処理結果が得られないよ
うなタスク処理を行う。In FIG. 2, reference numeral 1 is a main CPU that controls and manages the apparatus by multitask processing, and 2 is a main CPU.
It is a sub CPU that performs parallel processing under the control of. Sub CP
U2 covers the processing capacity of the main CPU 1 and is provided for the reason of the configuration of the apparatus. The task U2 requires high-speed real-time processing in parallel with the control / management processing performed by the main CPU (for example, in digital communication). The main signal is multiplexed / demultiplexed, etc.). That is, the sub CPU 2
When the main CPU 1 is caused to execute the multi-task processing, it takes a long processing time to perform the task processing such that the processing result cannot be obtained in real time.
【００１８】３は割込みコントローラで、複数の割込み
要求IRQ0〜IRQXが入力し、優先順位に従って調停を管理
しサブＣＰＵ２に割込み信号（INT)９を送出し、またサ
ブＣＰＵ２からの割込み承認信号（INTACK)9を受け取る
とサブバス７を介して並列処理させるタスクのベクタア
ドレスをＣＰＵ２に送出するものである。An interrupt controller 3 receives a plurality of interrupt requests IRQ0 to IRQX, manages arbitration according to the priority order, sends an interrupt signal (INT) 9 to the sub CPU 2, and receives an interrupt acknowledge signal (INTACK) from the sub CPU 2. ) 9, the vector address of the task to be processed in parallel is sent to the CPU 2 via the sub bus 7.
【００１９】４はメインＣＰＵ１とサブＣＰＵ２との両
方からアクセス可能なＦＩＦＯ方式の双方向データバッ
ファで、所定の記憶容量を有するＤＰ−ＲＡＭよりな
る。ＤＰ−ＲＡＭ４に対して、サブＣＰＵ２がタスク処
理を実行する際に必要なパラメータの書込や、サブＣＰ
Ｕ２での並列処理結果の読出しがメインＣＰＵ１からメ
インバス６を介して行われ、またサブＣＰＵ２からは、
パラメータの読出しや並列処理結果のデータの書込みが
サブバス７を介して行われる。Reference numeral 4 denotes a FIFO type bidirectional data buffer which can be accessed by both the main CPU 1 and the sub CPU 2, and is composed of a DP-RAM having a predetermined storage capacity. The DP-RAM 4 writes parameters required when the sub CPU 2 executes task processing, and the sub CP
The reading of the parallel processing result in U2 is performed from the main CPU 1 via the main bus 6, and from the sub CPU 2,
Parameter reading and parallel processing result data writing are performed via the sub-bus 7.
【００２０】5-1,5-2 はリクエストバッファとして用い
られるＦＩＦＯメモリで、サブＣＰＵ２で行わせるタス
ク処理の起動を指令するデータが書き込まれ、このデー
タを順次デコードして対応する割込み要求IRQ を割込み
コントローラ３に出力するものである。ＦＩＦＯメモリ
5-1 はメインバス６を介してメインＣＰＵ１から並列処
理起動のためのデータが、またＦＩＦＯメモリ5-2 には
周辺バス12を介して、周辺回路から通常の割込み処理を
要求するデータが書き込まれる。Reference numerals 5-1 and 5-2 are FIFO memories used as request buffers, in which data for instructing activation of task processing to be executed by the sub CPU 2 is written, and this data is sequentially decoded to generate a corresponding interrupt request IRQ. It is output to the interrupt controller 3. FIFO memory
5-1 is data for starting parallel processing from the main CPU 1 via the main bus 6, and data for requesting normal interrupt processing from the peripheral circuit is written to the FIFO memory 5-2 via the peripheral bus 12. Be done.
【００２１】次に図３により、割込みコントローラとＦ
ＩＦＯについて詳細に説明する。割込みコントローラ３
は、汎用ＬＳＩとして製品化（例えば富士通製ＭＢ８９
２５９Ａ等）されているもので、複数の割込み要求に対
する入力ポートと、ベクタテーブル31と、起動検出回路
32とを有する。ベクタテーブル31には、サブＣＰＵが受
け持つ多種類のタスクのそれぞれの先頭番地を示すベク
タアドレスが初期設定によって格納されている。起動検
出回路32は、複数の割込み要求を予め定められている優
先順位に従って調停し、サブＣＰＵに割込み信号（ＩＮ
Ｔ）を送出し、サブCPU が割込み信号(INT) を受け付け
て割込み承認信号(INTACK)を応答すると、次の割込みの
調停を行うとともに、受付けられたタクス処理を指示す
るベクタアドレスをベクタテーブル31からサブバス７に
送出させる等の制御を行う。Next, referring to FIG. 3, the interrupt controller and the F
The IFO will be described in detail. Interrupt controller 3
Is commercialized as a general-purpose LSI (for example, MB89 manufactured by Fujitsu
259A), an input port for a plurality of interrupt requests, a vector table 31, and a start detection circuit.
With 32 and. In the vector table 31, vector addresses indicating the head addresses of the various types of tasks that the sub CPU handles are stored by default. The activation detection circuit 32 arbitrates a plurality of interrupt requests according to a predetermined priority order, and sends an interrupt signal (IN
T) and the sub CPU accepts the interrupt signal (INT) and responds to the interrupt acknowledge signal (INTACK), it arbitrates the next interrupt and the vector address that indicates the accepted tax process is sent to the vector table 31. From the sub bus 7 to the sub bus 7.
【００２２】5-1 は複数のデータがメインバス６から書
込可能なＦＯＦＯメモリで、サブＣＰＵ２で行わせるタ
スク処理に対応するベクタアドレスを割込みコントロー
ラ３のベクタテーブル31の上で指定するためのデータ
(例えば図の如く8 ビットでタスク番号に相当するビッ
ト位置のみが“０”のデータ) を、メインＣＰＵ１がサ
ブＣＰＵ２の状態とは無関係に、即ちサブＣＰＵ２が他
の並列処理の実行中であってもその完了通知を待たず
に、勝手に指定できるようにするためのものである。こ
のＦＩＦＯメモリ5-1 に格納されているデータは、サブ
ＣＰＵ２からのINTACK信号をリードクロックとして複数
の割込み要求線10に読み出され、“０”を読み出した要
求線がアクティブとなって、所定の割込み要求IRQ を割
込みコントローラ３に入力する。Reference numeral 5-1 is an FOFO memory in which a plurality of data can be written from the main bus 6, and is used for designating a vector address corresponding to a task process performed by the sub CPU 2 on the vector table 31 of the interrupt controller 3. data
(For example, as shown in the figure, the data of 8 bits and only the bit position corresponding to the task number is "0") is irrespective of the state of the sub CPU2, that is, the sub CPU2 is executing other parallel processing. However, this is for allowing the user to arbitrarily specify without waiting for the completion notification. The data stored in the FIFO memory 5-1 is read to a plurality of interrupt request lines 10 by using the INTACK signal from the sub CPU 2 as a read clock, and the request line from which "0" is read becomes active, and a predetermined number is read. The interrupt request IRQ of is input to the interrupt controller 3.
【００２３】次に上記構成の並列処理装置におけるサブ
ＣＰＵ２に対する並列処理の起動シーケンスを図２、図
３により説明する。並列処理の必要が生じたら、メイン
ＣＰＵ１はメインバス６を介して、サブＣＰＵ２で並列
処理させるタスクに対応する割込みコントローラの入力
ポート10がアクティブになるようなデータ( 並列処理起
動要求) をＦＩＦＯメモリ5-1 に、またその並列処理タ
スクに必要なパラメータ（コマンド、パラメータ、パラ
メータ長）をＤＰ−ＲＡＭ４へそれぞれ書き込む。Next, the start-up sequence of parallel processing for the sub CPU 2 in the parallel processing apparatus having the above configuration will be described with reference to FIGS. When the need for parallel processing arises, the main CPU 1 sends data via the main bus 6 to the FIFO memory so that the input port 10 of the interrupt controller corresponding to the task to be processed by the sub CPU 2 in parallel is activated. The parameters (command, parameters, parameter length) necessary for the parallel processing task are written in DP-RAM 4 respectively.
【００２４】ＦＩＦＯ5-1 がその時点で空であった場合
には、書込と同時に読み出され、例えば、タクス1 に対
応するIRQ1がアクティブとなる。起動検出回路32はこの
アクティブを検出して割込み信号(INT）９をサブＣＰＵ
２の割込み信号端子に通知する。サブＣＰＵ２が、起動
待ちの状態に有ればこの割込み信号を受付け、割込み承
認信号（INTACK)を返送してくる。すると割込みコント
ローラ３はサブバス７を介して、サブＣＰＵ２にタスク
１の先頭番地を指定するベクタアドレス1 を出力する。
サブＣＰＵ２は並列処理タスクのルーチンに従って、サ
ブバス７を介してＤＰ−ＲＡＭ４から必要なパラメータ
を獲得して要求されたタスク１を実行する。If the FIFO 5-1 is empty at that time, it is read at the same time as the writing, and, for example, the IRQ1 corresponding to the tax 1 becomes active. The activation detection circuit 32 detects this active state and outputs the interrupt signal (INT) 9 to the sub CPU.
2 is notified to the interrupt signal terminal. If the sub CPU 2 is in the waiting state for activation, it accepts this interrupt signal and returns an interrupt acknowledge signal (INTACK). Then, the interrupt controller 3 outputs the vector address 1 designating the start address of the task 1 to the sub CPU 2 via the sub bus 7.
The sub CPU 2 acquires required parameters from the DP-RAM 4 via the sub bus 7 and executes the requested task 1 according to the routine of the parallel processing task.
【００２５】一方、サブＣＰＵ2 からのINTACK 8は、Ｆ
ＩＦＯ５にも入力するので、ＦＩＦＯ5-1 は次のタスク
（例えばタスク０）を起動するデータがメインＣＰＵ２
や周辺回路からその時点で書き込み済であったら、その
データを最下段にシフトして割込み要求信号IRQ0をアク
ティブにする。On the other hand, INTACK 8 from the sub CPU 2 is F
Since data is also input to the IFO5, the data for activating the next task (for example, task 0) in the FIFO5-1 is the main CPU2.
If it has already been written from the peripheral circuit or the peripheral circuit at that time, the data is shifted to the lowest stage and the interrupt request signal IRQ0 is activated.
【００２６】これにより、次の並列処理のための割込み
信号が、割込みコントロラ３からサブＣＰＵに送出され
るが、サブＣＰＵ２は先に指令されたタスク１を実行中
なので割込み確認信号は返送されないので、INT 8 のア
クティブは継続する。As a result, the interrupt signal for the next parallel processing is sent from the interrupt controller 3 to the sub CPU, but since the sub CPU 2 is executing the task 1 previously instructed, the interrupt confirmation signal is not sent back. , INT 8 remains active.
【００２７】実行中のタスク１が完了すると、サブＣＰ
Ｕ２はサブバス７を介してＤＰ−ＲＡＭ４に処理結果を
書込んだ後に、次のタスク（タスク０）の割込み信号に
対する確認信号を出力する。以下同様にして次の並列処
理タスク（タスク０）のベクタアドレス０がサブＣＰＵ
２に送られるので、サブＣＰＵ２はタスク０の処理を開
始する。When task 1 in execution is completed, the sub-CP
After writing the processing result in the DP-RAM 4 via the sub bus 7, U2 outputs a confirmation signal for the interrupt signal of the next task (task 0). Similarly, the vector address 0 of the next parallel processing task (task 0) is assigned to the sub CPU.
2, the sub CPU 2 starts processing task 0.
【００２８】一方、処理結果が書き込まれたＤＰ−ＲＡ
Ｍ４は、マルチタスク処理中のメインＣＰＵ１に対しＩ
ＮＴ出力信号13を出して割込みをかけ、サブＣＰＵ２に
よる最初の並列処理( タスク1)完了を通知する。On the other hand, DP-RA in which the processing result is written
M4 is I for the main CPU1 during multitask processing.
The NT output signal 13 is issued to interrupt and signal the completion of the first parallel processing (task 1) by the sub CPU 2.
【００２９】[0029]
【発明の効果】以上説明したように、本発明によれば、
汎用の割込みコントローラとリクエストバッファとを並
列処理起動の調停回路として用いているのでハードウエ
ア回路規模が小さく、しかもソフトウエア設計が階層構
造化できるようなハードウエア・ソフトウエア構造をと
っているので、装置のパフーマンスアップに簡単に対応
が可能な高速並列処理装置を実現できるとう効果があ
る。As described above, according to the present invention,
Since a general-purpose interrupt controller and request buffer are used as an arbitration circuit for parallel processing activation, the hardware circuit scale is small, and the hardware / software structure allows the software design to be hierarchically structured. There is an effect that it is possible to realize a high-speed parallel processing device that can easily cope with performance improvement of the device.
【図１】 本発明の並列処理装置の原理構成図FIG. 1 is a principle configuration diagram of a parallel processing device of the present invention.
【図２】 本発明の１実施例のブロック構成図FIG. 2 is a block diagram of an embodiment of the present invention.
【図３】 リクエストバッフアと割込みコントローラの
構成図[Figure 3] Configuration diagram of request buffer and interrupt controller
１…メインＣＰＵ、２…サブＣＰＵ、３…割込みコント
ローラ、31…ベクタテーブル、32…起動検出回路、４…
双方向データバッファ（ＤＰ−ＲＡＭ）、５…リクエス
トバッファ、5-1,5-2 …ＦＩＦＯメモリ、６…メインバ
ス、７…サブバス1 ... Main CPU, 2 ... Sub CPU, 3 ... Interrupt controller, 31 ... Vector table, 32 ... Startup detection circuit, 4 ...
Bidirectional data buffer (DP-RAM), 5 ... Request buffer, 5-1, 5-2 ... FIFO memory, 6 ... Main bus, 7 ... Sub bus
Claims (1)
(1) と、 該メインＣＰＵ(1) のスレーブとしての機能を果たすと
共に、該メインＣＰＵ(1) が行う処理と独立して並列処
理を行うサブＣＰＵ(2) と、 該メインＣＰＵ(1) から該サブＣＰＵ(2) への並列処理
起動を通知する割込み要求および周辺回路からの割込み
要求を調停して、割込み信号(INT) と割込み要因に対応
するベクタアドレスをサブＣＰＵ(2) に通知する割込み
コントローラ(3) と、 該サブＣＰＵ(2) が並列処理を行うためのパラメータ
と、該サブＣＰＵ(2) の並列処理結果とを格納する双方
向データバッファ(4) と、 該メインＣＰＵ(1) からの並列処理起動要求を一時格納
して先入れ／先出し式に該割込みコントローラ(3) に割
込み要求(IRQ) を出すリクエストバッファ(5)と、 該メインＣＰＵ(1) 、該双方向データバッファ(4) の一
方のアクセス側、該リクエストバッファ(5) の書込側を
接続するメインバス(6) と、 該サブＣＰＵ(2) 、割込みコントローラ(3) 、該双方向
データバッファ(4) の他方のアクセス側とを接続するサ
ブバス(7) とを有し、 前記メインＣＰＵ1(1)のマルチタスク処理では不可能な
リアル処理を、前記サブＣＰＵ(2) に独立して並列処理
として行わせることによって、該リアル処理と該マルチ
タスク処理を同時に行うことができるようにしたことを
特徴とする並列処理装置。1. A main CPU for performing multitask processing
(1), a sub CPU (2) that functions as a slave of the main CPU (1) and that performs parallel processing independently of the processing performed by the main CPU (1), and the main CPU (1) Arbitrates the interrupt request to notify the sub CPU (2) of the start of parallel processing and the interrupt request from the peripheral circuit, and notifies the sub CPU (2) of the interrupt signal (INT) and the vector address corresponding to the interrupt factor. An interrupt controller (3), a parameter for the sub CPU (2) to perform parallel processing, and a bidirectional data buffer (4) for storing the parallel processing result of the sub CPU (2), and the main CPU A request buffer (5) that temporarily stores the parallel processing activation request from (1) and issues an interrupt request (IRQ) to the interrupt controller (3) in a first-in / first-out manner; the main CPU (1); One access side of the directional data buffer (4), A main bus (6) that connects the write side of the request buffer (5), and a sub bus that connects the sub CPU (2), the interrupt controller (3), and the other access side of the bidirectional data buffer (4). (7), by allowing the sub CPU (2) to independently perform real processing that is impossible with the multitask processing of the main CPU 1 (1) as parallel processing, A parallel processing device characterized in that task processing can be performed simultaneously.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28957391A JPH05128078A (en) | 1991-11-06 | 1991-11-06 | Parallel processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28957391A JPH05128078A (en) | 1991-11-06 | 1991-11-06 | Parallel processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128078A true JPH05128078A (en) | 1993-05-25 |
Family
ID=17744984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28957391A Withdrawn JPH05128078A (en) | 1991-11-06 | 1991-11-06 | Parallel processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128078A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530177A (en) * | 1998-11-23 | 2002-09-17 | ジーイー ウルトラサウンド イスラエル リミテッド | Ultrasound system with parallel processing architecture |
| JP2005161046A (en) * | 2003-11-25 | 2005-06-23 | General Electric Co <Ge> | Method and system for providing extended resource to portable type device |
| JP2007047802A (en) * | 1994-10-12 | 2007-02-22 | Touchtunes Music Corp | Home device for recording and reproduction of digital audio visual information |
| JP2007122369A (en) * | 2005-10-27 | 2007-05-17 | Canon Inc | Data processor and data processing method |
| US7644214B2 (en) | 2005-05-12 | 2010-01-05 | Sony Computer Entertainment Inc. | Information processing apparatus and task execution method |
-
1991
- 1991-11-06 JP JP28957391A patent/JPH05128078A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007047802A (en) * | 1994-10-12 | 2007-02-22 | Touchtunes Music Corp | Home device for recording and reproduction of digital audio visual information |
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| JP4795538B2 (en) * | 1998-11-23 | 2011-10-19 | ジー イー ウルトラサウンド イスラエル リミテッド | Ultrasound system with parallel processing architecture |
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