JPH05122065A - Pll周波数シンセサイザ誤動作防止方式 - Google Patents
Pll周波数シンセサイザ誤動作防止方式Info
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- JPH05122065A JPH05122065A JP3281802A JP28180291A JPH05122065A JP H05122065 A JPH05122065 A JP H05122065A JP 3281802 A JP3281802 A JP 3281802A JP 28180291 A JP28180291 A JP 28180291A JP H05122065 A JPH05122065 A JP H05122065A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】PLL周波数シンセサイザの誤動作を防止する
方式に関し、プログラムカウンタ、スワロカウンタのロ
ード値をダイナミックに変更する場合でも誤動作を起こ
すことのないPLLシンセサイザ誤動作防止方式を実現
すことを目的とする。 【構成】位相比較器10と、低域濾波器20と、電圧制
御発振器30と、デュアル・モジュラス・プリスケーラ
40と、プログラムカウンタ50と、スワロカウンタ6
0と、コントローラ70よりなるPLL周波数シンセサ
イザにおいて、ロードパルスのタイミングを制御するロ
ード値変更タイミング制御回路80を設け、ロードパル
スとロード値データの変更タイミングが接近している場
合にはロード値変更タイミング制御回路80により、該
ロード値をタイミングをずらしてロードするように構成
する。
方式に関し、プログラムカウンタ、スワロカウンタのロ
ード値をダイナミックに変更する場合でも誤動作を起こ
すことのないPLLシンセサイザ誤動作防止方式を実現
すことを目的とする。 【構成】位相比較器10と、低域濾波器20と、電圧制
御発振器30と、デュアル・モジュラス・プリスケーラ
40と、プログラムカウンタ50と、スワロカウンタ6
0と、コントローラ70よりなるPLL周波数シンセサ
イザにおいて、ロードパルスのタイミングを制御するロ
ード値変更タイミング制御回路80を設け、ロードパル
スとロード値データの変更タイミングが接近している場
合にはロード値変更タイミング制御回路80により、該
ロード値をタイミングをずらしてロードするように構成
する。
Description
【0001】
【産業上の利用分野】本発明はPLL周波数シンセサイ
ザの誤動作を防止する方式に関する。PLL周波数シン
セサイザは、高い周波数安定度、高い信頼度をもつこと
から携帯無線装置や、マイクロ波帯無線装置等に広く使
用されている。
ザの誤動作を防止する方式に関する。PLL周波数シン
セサイザは、高い周波数安定度、高い信頼度をもつこと
から携帯無線装置や、マイクロ波帯無線装置等に広く使
用されている。
【0002】PLL周波数シンセサイザは、電圧制御発
振器を有し、この電圧制御発振器の出力をカウンタで分
周した出力と、入力される基準周波数fr との位相を比
較し、その位相差がなくなるように制御することによ
り、所要の周波数の出力を得るようにしている。
振器を有し、この電圧制御発振器の出力をカウンタで分
周した出力と、入力される基準周波数fr との位相を比
較し、その位相差がなくなるように制御することによ
り、所要の周波数の出力を得るようにしている。
【0003】このようなPLL周波数シンセサイザにお
いて、N分周を行うプログラムカウンタ、A分周を行う
スワロカウントを設け、デュアル・モジュラス・プリス
ケーラの分周比をスワロカウンタ動作時はM分周、それ
以外の時は(M+1)分周とすることにより、基準周波
数fr の(A+M×N)分周の周波数を出力することが
できる。
いて、N分周を行うプログラムカウンタ、A分周を行う
スワロカウントを設け、デュアル・モジュラス・プリス
ケーラの分周比をスワロカウンタ動作時はM分周、それ
以外の時は(M+1)分周とすることにより、基準周波
数fr の(A+M×N)分周の周波数を出力することが
できる。
【0004】このようにして、プログラムカウンタのN
値、スワロカウンタのA値を変化させることにより、出
力周波数を変化させることができるが、このプログラム
カウンタ、スワロカウンタのN値、A値をダイナミック
に変化させる場合、そのタイミングによっては、PLL
周波数シンセサイザが正常な値を出力できなくなること
がある。
値、スワロカウンタのA値を変化させることにより、出
力周波数を変化させることができるが、このプログラム
カウンタ、スワロカウンタのN値、A値をダイナミック
に変化させる場合、そのタイミングによっては、PLL
周波数シンセサイザが正常な値を出力できなくなること
がある。
【0005】かかる周波数の設定変更時でも、正しい周
波数を出力できるPLL周波数シンセサイザ誤動作防止
方式が要求されている。
波数を出力できるPLL周波数シンセサイザ誤動作防止
方式が要求されている。
【0006】
【従来の技術】図9は従来例を説明する図(1)を示
す。図9の(A)は従来例のプログラムカウンタ50、
スワロカウンタ60へのN値、A値のロード動作を説明
する図であり、図中の50はプログラムカウンタ、52
はN値、A値をラッチするためのラッチフリップフロッ
プ回路(以下F/F回路と称する)、53はインバータ
(以下INVと称する)、60はスワロカウンタであ
る。
す。図9の(A)は従来例のプログラムカウンタ50、
スワロカウンタ60へのN値、A値のロード動作を説明
する図であり、図中の50はプログラムカウンタ、52
はN値、A値をラッチするためのラッチフリップフロッ
プ回路(以下F/F回路と称する)、53はインバータ
(以下INVと称する)、60はスワロカウンタであ
る。
【0007】上述の従来例(1)においては、出力周波
数を設定するためのN値、A値をラッチクロックLCK
でラッチF/F回路52に取り込んだのち、プログラム
カウンタ50の出力COをINV53で反転した出力
で、プログラムカウンタ50、、スワロカウンタ60に
ロードしている。
数を設定するためのN値、A値をラッチクロックLCK
でラッチF/F回路52に取り込んだのち、プログラム
カウンタ50の出力COをINV53で反転した出力
で、プログラムカウンタ50、、スワロカウンタ60に
ロードしている。
【0008】図10は従来例を説明する図(2)を示
す。図10の(A)中の50はプログラムカウンタ、5
3はINV、54、61はF/F回路、60はスワロカ
ウンタ、71、72はコントローラ70を構成するNA
ND回路である。
す。図10の(A)中の50はプログラムカウンタ、5
3はINV、54、61はF/F回路、60はスワロカ
ウンタ、71、72はコントローラ70を構成するNA
ND回路である。
【0009】上述の従来例(2)においては、出力周波
数を設定するためのN値、A値をラッチF/F回路52
(図示省略)で取り込んだ後、プログラムカウンタ50
の出力COをINV53により反転した出力により、N
値、A値をプログラムカウンタ50、スワロカウンタ6
0にロードする。
数を設定するためのN値、A値をラッチF/F回路52
(図示省略)で取り込んだ後、プログラムカウンタ50
の出力COをINV53により反転した出力により、N
値、A値をプログラムカウンタ50、スワロカウンタ6
0にロードする。
【0010】プログラムカウンタ50、スワロカウンタ
60はロードされたN値、A値を初期値としてカウント
を開始し、フルカウントになったときの出力COをF/
F回路54、61を通して出力しコントローラ70に入
力している。図中のMCはデュアル・モジュラス・プリ
スケーラ40(図示省略)へ送出するコントロール信号
を示す。
60はロードされたN値、A値を初期値としてカウント
を開始し、フルカウントになったときの出力COをF/
F回路54、61を通して出力しコントローラ70に入
力している。図中のMCはデュアル・モジュラス・プリ
スケーラ40(図示省略)へ送出するコントロール信号
を示す。
【0011】
【発明が解決しようとする課題】図9の(B)は、従来
例(1)のN値、A値のロード動作を示すタイムチャー
トである。
例(1)のN値、A値のロード動作を示すタイムチャー
トである。
【0012】 プログラムカウンタ50、スワロカウ
ンタ60に入力するクロックFinである。 プログラムカウンタ50の出力COをINV53で
反転したロードパルスである。
ンタ60に入力するクロックFinである。 プログラムカウンタ50の出力COをINV53で
反転したロードパルスである。
【0013】 プログラムカウンタ50にロードする
N値を示す。 スワロカウンタ60にロードするA値を示す。 上述のタイムチャートにおいて、、のN値、A値を
ダイナミックに変化させる場合、ロードパルスのタイミ
ングとN値、A値の変更のタイミングが接近すると、プ
ログラムカウンタ50、スワロカウンタ60でN値、A
値のミスコードが発生することがあり、正しい周波数を
出力できなくなる。また、このようなときにはスプリア
スも発生する。
N値を示す。 スワロカウンタ60にロードするA値を示す。 上述のタイムチャートにおいて、、のN値、A値を
ダイナミックに変化させる場合、ロードパルスのタイミ
ングとN値、A値の変更のタイミングが接近すると、プ
ログラムカウンタ50、スワロカウンタ60でN値、A
値のミスコードが発生することがあり、正しい周波数を
出力できなくなる。また、このようなときにはスプリア
スも発生する。
【0014】図10の(B)は、従来例(2)のプログ
ラムカウンタ50、スワロカウンタ60の出力を示すタ
イムチャートである。 プログラムカウンタ50、スワロカウンタ60にN
値、A値をロードするロードパルスである。
ラムカウンタ50、スワロカウンタ60の出力を示すタ
イムチャートである。 プログラムカウンタ50、スワロカウンタ60にN
値、A値をロードするロードパルスである。
【0015】 プログラムカウンタ50がNカウント
して出力する出力COである。 スワロカウンタ60がAカウントして出力する出力
COである。 コントローラ70の出力するコントロール信号であ
る。
して出力する出力COである。 スワロカウンタ60がAカウントして出力する出力
COである。 コントローラ70の出力するコントロール信号であ
る。
【0016】上述のタイムチャートにおいて、プログラ
ムカウンタ50のロード値をN=A+B×C(Bは整
数、C=2M 、スワロカウンタがMビットカウンタのと
き、Mビットカウンタがフルカウントする値)を設定す
ると、上述の、が同時に「ロウ」から「ハイ」に立
ち上がり、に示すようにコントロール部70が誤動作
を起こす。
ムカウンタ50のロード値をN=A+B×C(Bは整
数、C=2M 、スワロカウンタがMビットカウンタのと
き、Mビットカウンタがフルカウントする値)を設定す
ると、上述の、が同時に「ロウ」から「ハイ」に立
ち上がり、に示すようにコントロール部70が誤動作
を起こす。
【0017】本発明はプログラムカウンタ、スワロカウ
ンタのロード値をダイナミックに変更する場合でも誤動
作を起こすことのないPLLシンセサイザ誤動作防止方
式を実現しようとする。
ンタのロード値をダイナミックに変更する場合でも誤動
作を起こすことのないPLLシンセサイザ誤動作防止方
式を実現しようとする。
【0018】
【課題を解決するための手段】図1は本発明の原理を説
明するブロック図である。図中の10は入力する基準周
波数fr とプログラムカウンタ50の出力する信号の周
波数fp を比較する位相比較器であり、20は位相比較
器10の出力の低域成分を通過させる低域濾波器であ
り、30は低域濾波器20の出力を入力とする電圧制御
発振器である。
明するブロック図である。図中の10は入力する基準周
波数fr とプログラムカウンタ50の出力する信号の周
波数fp を比較する位相比較器であり、20は位相比較
器10の出力の低域成分を通過させる低域濾波器であ
り、30は低域濾波器20の出力を入力とする電圧制御
発振器である。
【0019】また、40は電圧制御発振器30の出力を
分周するための2つの分周比1/M、1/(M+1)を
もつデュアル・モジュラス・プリスケーラであり、50
はデュアル・モジュラス・プリスケーラ40の出力をN
分周するプログラムカウンタであり、60はデュアル・
モジュラス・プリスケーラ40の出力をA分周するスワ
ロカウンタであり、70はプログラムカウンタ50とス
ワロカウンタ60の出力により、デュアル・モジュラス
・プリスケーラ40の分周比を制御するコントローラで
ある。
分周するための2つの分周比1/M、1/(M+1)を
もつデュアル・モジュラス・プリスケーラであり、50
はデュアル・モジュラス・プリスケーラ40の出力をN
分周するプログラムカウンタであり、60はデュアル・
モジュラス・プリスケーラ40の出力をA分周するスワ
ロカウンタであり、70はプログラムカウンタ50とス
ワロカウンタ60の出力により、デュアル・モジュラス
・プリスケーラ40の分周比を制御するコントローラで
ある。
【0020】さらに、80はPLL周波数シンセサイザ
に設ける、プログラムカウンタ50およびスワロカウン
タ60のロード値をロードするロードパルスのタイミン
グを制御するロード値変更タイミング制御回路であり、
プログラムカウンタ50およびスワロカウンタ60のロ
ード値をダイナミックに変更するとき、ロードパルスと
N値、A値の変更タイミングが接近している場合にはロ
ード値変更タイミング制御回路80により、該ロード値
をタイミングをずらしてロードする。
に設ける、プログラムカウンタ50およびスワロカウン
タ60のロード値をロードするロードパルスのタイミン
グを制御するロード値変更タイミング制御回路であり、
プログラムカウンタ50およびスワロカウンタ60のロ
ード値をダイナミックに変更するとき、ロードパルスと
N値、A値の変更タイミングが接近している場合にはロ
ード値変更タイミング制御回路80により、該ロード値
をタイミングをずらしてロードする。
【0021】また、51はPLLシンセサイザに設ける
プログラムカウンタ50の出力を遅延させる遅延回路で
あり、プログラムカウンタ50の出力と、スワロカウン
タ60が時間差をもって出力を発生させる。
プログラムカウンタ50の出力を遅延させる遅延回路で
あり、プログラムカウンタ50の出力と、スワロカウン
タ60が時間差をもって出力を発生させる。
【0022】
【作用】プログラムカウンタ50、スワロカウンタ60
にロードするN値、A値をダイナミックに変更する場
合、N値、A値の変更タイミングとロードパルスのタイ
ミングが接近すると、N値、A値の変化点をプログラム
カウンタ50、スワロカウンタ60にロードすることに
なるのでミスコードが発生する。
にロードするN値、A値をダイナミックに変更する場
合、N値、A値の変更タイミングとロードパルスのタイ
ミングが接近すると、N値、A値の変化点をプログラム
カウンタ50、スワロカウンタ60にロードすることに
なるのでミスコードが発生する。
【0023】そこで、ロード値変更タイミング制御回路
80により、ロードパルスとN値、A値の変更タイミン
グが接近した場合には、変更点での新しいN値、A値を
取り込まないように制御する。
80により、ロードパルスとN値、A値の変更タイミン
グが接近した場合には、変更点での新しいN値、A値を
取り込まないように制御する。
【0024】また、プログラムカウンタ50の出力を遅
延回路51により遅延させることにより、スワロカウン
タ60の出力とのタイミングの差をつけ、プログラムカ
ウンタ50のロード値がN=A+B×C(Bは整数、C
=2M 、スワロカウンタがMビットカウンタのとき、M
ビットカウンタがフルカウントする値)の場合でも、コ
ントローラ70が誤動作することを防止することが可能
となる。
延回路51により遅延させることにより、スワロカウン
タ60の出力とのタイミングの差をつけ、プログラムカ
ウンタ50のロード値がN=A+B×C(Bは整数、C
=2M 、スワロカウンタがMビットカウンタのとき、M
ビットカウンタがフルカウントする値)の場合でも、コ
ントローラ70が誤動作することを防止することが可能
となる。
【0025】
【実施例】図2は本発明の実施例を説明する図である。
図はPLL周波数シンセサイザの中のプログラムカウン
タ50とスワロカウンタ60およびそのクロックおよび
ロード信号の制御回路部分を取り出したものである。
図はPLL周波数シンセサイザの中のプログラムカウン
タ50とスワロカウンタ60およびそのクロックおよび
ロード信号の制御回路部分を取り出したものである。
【0026】図中の50はプログラムカウンタであり、
52はラッチF/F回路、53はINV、60はスワロ
カウンタ、F1〜F4はF/F回路、A1は論理積回路
(以下AND回路と称する)である。
52はラッチF/F回路、53はINV、60はスワロ
カウンタ、F1〜F4はF/F回路、A1は論理積回路
(以下AND回路と称する)である。
【0027】図3、図4は本発明の実施例のタイムチャ
ート(1)、(2)を示す。図2の丸付き数字で示す各
点の信号波形を、図3、図4の同じ丸付き数字で示す。 書き込みラッチパルスであり、N値、A値をラッチ
するパルスである。
ート(1)、(2)を示す。図2の丸付き数字で示す各
点の信号波形を、図3、図4の同じ丸付き数字で示す。 書き込みラッチパルスであり、N値、A値をラッチ
するパルスである。
【0028】 N値、A値をラッチF/F回路F4で
ラッチした出力である。 プログラムカウンタ50の出力COをF/F回路F
2でラッチした出力である。
ラッチした出力である。 プログラムカウンタ50の出力COをF/F回路F
2でラッチした出力である。
【0029】 F/F回路F2の出力をF/F回路F
3でラッチした出力である。 ラッチ書き込みパルスをのF/F回路F2の出力
で打って出力したものである。
3でラッチした出力である。 ラッチ書き込みパルスをのF/F回路F2の出力
で打って出力したものである。
【0030】 ラッチF/F回路52のラッチ用のク
ロックであり、F/F回路F1の出力とF/F回路F3
の出力を入力とするAND回路A1の出力である。ここ
で、破線で示すクロックはマスクされたことを示す。
ロックであり、F/F回路F1の出力とF/F回路F3
の出力を入力とするAND回路A1の出力である。ここ
で、破線で示すクロックはマスクされたことを示す。
【0031】図3はN値、A値の変更点がラッチ書き込
みパルスの終わりに一番接近した状態を示し、図4はN
値、A値の変更点がラッチ書き込みパルスの始まりに一
番接近した状態を示す。
みパルスの終わりに一番接近した状態を示し、図4はN
値、A値の変更点がラッチ書き込みパルスの始まりに一
番接近した状態を示す。
【0032】このように、N値、A値をダイナミックに
変更する場合に、N値、A値の変更点がラッチ書き込み
パルスの変化点に接近したときは、ラッチF/F回路5
2のラッチ用のクロックを1クロックマスクし、N値、
A値が変化した後にラッチF/F回路52をとおして取
り込むことにより、ミスコードを防止することができ
る。
変更する場合に、N値、A値の変更点がラッチ書き込み
パルスの変化点に接近したときは、ラッチF/F回路5
2のラッチ用のクロックを1クロックマスクし、N値、
A値が変化した後にラッチF/F回路52をとおして取
り込むことにより、ミスコードを防止することができ
る。
【0033】図5は本発明のその他の実施例を説明する
図(1)である。図中の50はプログラムカウンタであ
り、51は遅延回路、53はINV、54、61はF/
F回路、60はスワロカウンタ、71、72はコントロ
ーラ70を構成するNAND回路である。
図(1)である。図中の50はプログラムカウンタであ
り、51は遅延回路、53はINV、54、61はF/
F回路、60はスワロカウンタ、71、72はコントロ
ーラ70を構成するNAND回路である。
【0034】図6は本発明のその他の実施例のタイムチ
ャート(1)を示す。図5の丸付き数字で示す各点の信
号波形を、図6の同じ丸付き数字で示す。 プログラムカウンタ50の出力COを反転したロー
ドパルスである。このときのロード値は、N=A+B×
C(C=2M )とする。
ャート(1)を示す。図5の丸付き数字で示す各点の信
号波形を、図6の同じ丸付き数字で示す。 プログラムカウンタ50の出力COを反転したロー
ドパルスである。このときのロード値は、N=A+B×
C(C=2M )とする。
【0035】 プログラムカウンタ50の出力CO
を、F/F回路54で打った出力を遅延回路51で遅延
させた出力である。 スワロカウンタ60の出力をF/F回路61で打っ
た出力である。
を、F/F回路54で打った出力を遅延回路51で遅延
させた出力である。 スワロカウンタ60の出力をF/F回路61で打っ
た出力である。
【0036】 コントローラ70の出力するデュアル
・モジュラス・プリスケーラ40の制御信号MCであ
る。 このようにして、コントローラ70への2つの入力が、
同時に「ロウ」から「ハイ」に変化することがなくなる
ので、コントローラ70の誤動作を防止することができ
る。
・モジュラス・プリスケーラ40の制御信号MCであ
る。 このようにして、コントローラ70への2つの入力が、
同時に「ロウ」から「ハイ」に変化することがなくなる
ので、コントローラ70の誤動作を防止することができ
る。
【0037】図7は本発明のその他の実施例を説明する
図(2)である。図中の50はプログラムカウンタであ
り、53、62はINV、54、54A、61、61A
はF/F回路、55はセレクタ、60はスワロカウン
タ、61Bは論理和回路(以下OR回路と称する)、7
1、72はNAND回路である。
図(2)である。図中の50はプログラムカウンタであ
り、53、62はINV、54、54A、61、61A
はF/F回路、55はセレクタ、60はスワロカウン
タ、61Bは論理和回路(以下OR回路と称する)、7
1、72はNAND回路である。
【0038】図8は本発明の実施例のタイムチャート
(2)を示す。図7の丸付き数字で示す各点の信号波形
を、図8の同じ丸付き数字で示す。 プログラムカウンタ50の出力COを反転したロー
ドパルスである。このときのN=A+B×C(C=
2M )とする。
(2)を示す。図7の丸付き数字で示す各点の信号波形
を、図8の同じ丸付き数字で示す。 プログラムカウンタ50の出力COを反転したロー
ドパルスである。このときのN=A+B×C(C=
2M )とする。
【0039】 プログラムカウンタ50の出力CO
を、F/F回路54で打った出力である。 スワロカウンタ60の出力COであり、この出力C
OをINV62で反転し、自分のイネーブル端子ENに
入力し、カウントアップを停止する。
を、F/F回路54で打った出力である。 スワロカウンタ60の出力COであり、この出力C
OをINV62で反転し、自分のイネーブル端子ENに
入力し、カウントアップを停止する。
【0040】 をF/F回路61で打った出力であ
る。 をF/F回路61Aで打った反転出力である。 、を入力とするOR回路61Bの出力である。
る。 をF/F回路61Aで打った反転出力である。 、を入力とするOR回路61Bの出力である。
【0041】 A≠1のときのコントローラ70の出
力である。 A=1では、スワロカウンタ60の出力COが出力
し続けるのでプログラムカウンタ50の出力をF/F回
路54Aで1ビットシフトさせた出力をコントローラ7
0に入力する。
力である。 A=1では、スワロカウンタ60の出力COが出力
し続けるのでプログラムカウンタ50の出力をF/F回
路54Aで1ビットシフトさせた出力をコントローラ7
0に入力する。
【0042】′A=1のときのコントローラ70の出
力を示す。 このように構成することにより、N=A+B×C(C=
2M )の場合でも、コントローラ70の2つの入力が同
時に「ロウ」から「ハイ」に変化することがなくなり、
誤動作を防止することができる。
力を示す。 このように構成することにより、N=A+B×C(C=
2M )の場合でも、コントローラ70の2つの入力が同
時に「ロウ」から「ハイ」に変化することがなくなり、
誤動作を防止することができる。
【0043】
【発明の効果】PLLシンセサイザにおいて、プログラ
ムカウンタ、スワロカウンタのロード値をダイナミック
に変更するとき、その変更タイミングとロードタイミン
グが接近したときにはロードタイミングを制御すること
により、ロード値のミスコードによる誤動作を防止でき
る。また、ラッチクロックをプログラムカウンタの分周
周期と同じ周波数にしたことによりスプリアスも防止す
ることができる。さらに、プログラムカウンタにロード
するN値がN=A+B×C(C=2M )の場合でも、プ
ログラムカウンタの出力を遅延させることにより、コン
トローラの誤動作を防止することが可能となる。
ムカウンタ、スワロカウンタのロード値をダイナミック
に変更するとき、その変更タイミングとロードタイミン
グが接近したときにはロードタイミングを制御すること
により、ロード値のミスコードによる誤動作を防止でき
る。また、ラッチクロックをプログラムカウンタの分周
周期と同じ周波数にしたことによりスプリアスも防止す
ることができる。さらに、プログラムカウンタにロード
するN値がN=A+B×C(C=2M )の場合でも、プ
ログラムカウンタの出力を遅延させることにより、コン
トローラの誤動作を防止することが可能となる。
【図1】 本発明の原理を説明するブロック図
【図2】 本発明の実施例を説明する図
【図3】 本発明の実施例のタイムチャート(1)
【図4】 本発明の実施例のタイムチャート(2)
【図5】 本発明のその他の実施例を説明する図(1)
【図6】 本発明のその他の実施例のタイムチャート
(1)
(1)
【図7】 本発明のその他の実施例を説明する図(2)
【図8】 本発明のその他の実施例のタイムチャート
(2)
(2)
【図9】 従来例を説明する図(1)
【図10】 従来例を説明する図(2)
10 位相比較器 20 低域濾波器 30 電圧制御発振器 40 デュアル・モジュラス・プリスケーラ 50 プログラムカウンタ 51 遅延回路 52 ラッチF/F回路 53、62 INV 54、54A、61、61A、F1〜F4 F/F回路 55 セレクタ 60 スワロカウンタ 61B OR回路 70 コントローラ 71、72 NAND回路 80 ロード値変更タイミング制御回路 A1 AND回路
Claims (2)
- 【請求項1】 PLL周波数シンセサイザの誤動作防止
方式であって、 入力する基準周波数(fr ) とプログラムカウンタ(5
0)の出力する信号の周波数(fp )を比較を行う位相
比較器(10)と、 前記位相比較器(10)の出力の低域成分のみを通過さ
せる低域濾波器(20)と、 前記低域濾波器(20)の出力により制御される電圧制
御発振器(30)と、 前記電圧制御発振器(30)の出力を分周するための2
つの分周比〔1/M、1/(M+1)〕をもつデュアル
・モジュラス・プリスケーラ(40)と、 前記デュアル・モジュラス・プリスケーラ(40)の出
力をN分周するプログラムカウンタ(50)と、 前記デュアル・モジュラス・プリスケーラ(40)の出
力をA分周するスワロカウンタ(60)と、 前記プログラムカウンタ(50)と前記スワロカウンタ
(60)の出力により、前記デュアル・モジュラス・プ
リスケーラ(40)の分周比を制御するコントローラ
(70)よりなるPLL周波数シンセサイザにおいて、 前記プログラムカウンタ(50)およびスワロカウンタ
(60)のロード値をロードするロードパルスのタイミ
ングを制御するロード値変更タイミング制御回路(8
0)を設け、 前記プログラムカウンタ(50)およびスワロカウンタ
(60)のロード値をダイナミックに変更するとき、ロ
ードパルスとロード値データの変更タイミングが接近し
ている場合には前記ロード値変更タイミング制御回路
(80)により、該ロード値をタイミングをずらしてロ
ードすることを特徴とするPLL周波数シンセサイザ誤
動作防止方式。 - 【請求項2】 前記構成のPLL周波数シンセサイザに
おいて、前記プログラムカウンタ(50)の出力を遅延
させる遅延回路(51)を設け、前記プログラムカウン
タ(50)と、前記スワロカウンタ(60)が時間差を
もって出力を発生することを特徴とする請求項1記載の
PLL周波数シンセサイザ誤動作防止方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3281802A JPH05122065A (ja) | 1991-10-29 | 1991-10-29 | Pll周波数シンセサイザ誤動作防止方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3281802A JPH05122065A (ja) | 1991-10-29 | 1991-10-29 | Pll周波数シンセサイザ誤動作防止方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05122065A true JPH05122065A (ja) | 1993-05-18 |
Family
ID=17644188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3281802A Withdrawn JPH05122065A (ja) | 1991-10-29 | 1991-10-29 | Pll周波数シンセサイザ誤動作防止方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05122065A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
US6002278A (en) * | 1997-05-28 | 1999-12-14 | Fujitsu Limited | Variable frequency divider and PLL circuit |
-
1991
- 1991-10-29 JP JP3281802A patent/JPH05122065A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
DE19700017C2 (de) * | 1996-01-29 | 1998-04-09 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung, sowie Vergleichsfrequenzteiler und PLL-Freuqenz-Synthesizerschaltung |
US5878101A (en) * | 1996-01-29 | 1999-03-02 | Fujitsu Limited | Swallow counter with modulus signal output control |
US5982840A (en) * | 1996-01-29 | 1999-11-09 | Fujitsu Limited | Swallow counter with modulus signal output control |
US6002278A (en) * | 1997-05-28 | 1999-12-14 | Fujitsu Limited | Variable frequency divider and PLL circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |