JPH05122065A - Ｐｌｌ周波数シンセサイザ誤動作防止方式 - Google Patents
Ｐｌｌ周波数シンセサイザ誤動作防止方式Info
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- JPH05122065A JPH05122065A JP3281802A JP28180291A JPH05122065A JP H05122065 A JPH05122065 A JP H05122065A JP 3281802 A JP3281802 A JP 3281802A JP 28180291 A JP28180291 A JP 28180291A JP H05122065 A JPH05122065 A JP H05122065A
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- program counter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ＰＬＬ周波数シンセサイザの誤動作を防止する
方式に関し、プログラムカウンタ、スワロカウンタのロ
ード値をダイナミックに変更する場合でも誤動作を起こ
すことのないＰＬＬシンセサイザ誤動作防止方式を実現
すことを目的とする。 【構成】位相比較器１０と、低域濾波器２０と、電圧制
御発振器３０と、デュアル・モジュラス・プリスケーラ
４０と、プログラムカウンタ５０と、スワロカウンタ６
０と、コントローラ７０よりなるＰＬＬ周波数シンセサ
イザにおいて、ロードパルスのタイミングを制御するロ
ード値変更タイミング制御回路８０を設け、ロードパル
スとロード値データの変更タイミングが接近している場
合にはロード値変更タイミング制御回路８０により、該
ロード値をタイミングをずらしてロードするように構成
する。
方式に関し、プログラムカウンタ、スワロカウンタのロ
ード値をダイナミックに変更する場合でも誤動作を起こ
すことのないＰＬＬシンセサイザ誤動作防止方式を実現
すことを目的とする。 【構成】位相比較器１０と、低域濾波器２０と、電圧制
御発振器３０と、デュアル・モジュラス・プリスケーラ
４０と、プログラムカウンタ５０と、スワロカウンタ６
０と、コントローラ７０よりなるＰＬＬ周波数シンセサ
イザにおいて、ロードパルスのタイミングを制御するロ
ード値変更タイミング制御回路８０を設け、ロードパル
スとロード値データの変更タイミングが接近している場
合にはロード値変更タイミング制御回路８０により、該
ロード値をタイミングをずらしてロードするように構成
する。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ周波数シンセサイ
ザの誤動作を防止する方式に関する。ＰＬＬ周波数シン
セサイザは、高い周波数安定度、高い信頼度をもつこと
から携帯無線装置や、マイクロ波帯無線装置等に広く使
用されている。
ザの誤動作を防止する方式に関する。ＰＬＬ周波数シン
セサイザは、高い周波数安定度、高い信頼度をもつこと
から携帯無線装置や、マイクロ波帯無線装置等に広く使
用されている。
【０００２】ＰＬＬ周波数シンセサイザは、電圧制御発
振器を有し、この電圧制御発振器の出力をカウンタで分
周した出力と、入力される基準周波数ｆr との位相を比
較し、その位相差がなくなるように制御することによ
り、所要の周波数の出力を得るようにしている。
振器を有し、この電圧制御発振器の出力をカウンタで分
周した出力と、入力される基準周波数ｆr との位相を比
較し、その位相差がなくなるように制御することによ
り、所要の周波数の出力を得るようにしている。
【０００３】このようなＰＬＬ周波数シンセサイザにお
いて、Ｎ分周を行うプログラムカウンタ、Ａ分周を行う
スワロカウントを設け、デュアル・モジュラス・プリス
ケーラの分周比をスワロカウンタ動作時はＭ分周、それ
以外の時は（Ｍ＋１）分周とすることにより、基準周波
数ｆr の（Ａ＋Ｍ×Ｎ）分周の周波数を出力することが
できる。
いて、Ｎ分周を行うプログラムカウンタ、Ａ分周を行う
スワロカウントを設け、デュアル・モジュラス・プリス
ケーラの分周比をスワロカウンタ動作時はＭ分周、それ
以外の時は（Ｍ＋１）分周とすることにより、基準周波
数ｆr の（Ａ＋Ｍ×Ｎ）分周の周波数を出力することが
できる。
【０００４】このようにして、プログラムカウンタのＮ
値、スワロカウンタのＡ値を変化させることにより、出
力周波数を変化させることができるが、このプログラム
カウンタ、スワロカウンタのＮ値、Ａ値をダイナミック
に変化させる場合、そのタイミングによっては、ＰＬＬ
周波数シンセサイザが正常な値を出力できなくなること
がある。
値、スワロカウンタのＡ値を変化させることにより、出
力周波数を変化させることができるが、このプログラム
カウンタ、スワロカウンタのＮ値、Ａ値をダイナミック
に変化させる場合、そのタイミングによっては、ＰＬＬ
周波数シンセサイザが正常な値を出力できなくなること
がある。
【０００５】かかる周波数の設定変更時でも、正しい周
波数を出力できるＰＬＬ周波数シンセサイザ誤動作防止
方式が要求されている。
波数を出力できるＰＬＬ周波数シンセサイザ誤動作防止
方式が要求されている。
【０００６】
【従来の技術】図９は従来例を説明する図（１）を示
す。図９の（Ａ）は従来例のプログラムカウンタ５０、
スワロカウンタ６０へのＮ値、Ａ値のロード動作を説明
する図であり、図中の５０はプログラムカウンタ、５２
はＮ値、Ａ値をラッチするためのラッチフリップフロッ
プ回路（以下Ｆ／Ｆ回路と称する）、５３はインバータ
（以下ＩＮＶと称する）、６０はスワロカウンタであ
る。
す。図９の（Ａ）は従来例のプログラムカウンタ５０、
スワロカウンタ６０へのＮ値、Ａ値のロード動作を説明
する図であり、図中の５０はプログラムカウンタ、５２
はＮ値、Ａ値をラッチするためのラッチフリップフロッ
プ回路（以下Ｆ／Ｆ回路と称する）、５３はインバータ
（以下ＩＮＶと称する）、６０はスワロカウンタであ
る。
【０００７】上述の従来例（１）においては、出力周波
数を設定するためのＮ値、Ａ値をラッチクロックＬＣＫ
でラッチＦ／Ｆ回路５２に取り込んだのち、プログラム
カウンタ５０の出力ＣＯをＩＮＶ５３で反転した出力
で、プログラムカウンタ５０、、スワロカウンタ６０に
ロードしている。
数を設定するためのＮ値、Ａ値をラッチクロックＬＣＫ
でラッチＦ／Ｆ回路５２に取り込んだのち、プログラム
カウンタ５０の出力ＣＯをＩＮＶ５３で反転した出力
で、プログラムカウンタ５０、、スワロカウンタ６０に
ロードしている。
【０００８】図１０は従来例を説明する図（２）を示
す。図１０の（Ａ）中の５０はプログラムカウンタ、５
３はＩＮＶ、５４、６１はＦ／Ｆ回路、６０はスワロカ
ウンタ、７１、７２はコントローラ７０を構成するＮＡ
ＮＤ回路である。
す。図１０の（Ａ）中の５０はプログラムカウンタ、５
３はＩＮＶ、５４、６１はＦ／Ｆ回路、６０はスワロカ
ウンタ、７１、７２はコントローラ７０を構成するＮＡ
ＮＤ回路である。
【０００９】上述の従来例（２）においては、出力周波
数を設定するためのＮ値、Ａ値をラッチＦ／Ｆ回路５２
（図示省略）で取り込んだ後、プログラムカウンタ５０
の出力ＣＯをＩＮＶ５３により反転した出力により、Ｎ
値、Ａ値をプログラムカウンタ５０、スワロカウンタ６
０にロードする。
数を設定するためのＮ値、Ａ値をラッチＦ／Ｆ回路５２
（図示省略）で取り込んだ後、プログラムカウンタ５０
の出力ＣＯをＩＮＶ５３により反転した出力により、Ｎ
値、Ａ値をプログラムカウンタ５０、スワロカウンタ６
０にロードする。
【００１０】プログラムカウンタ５０、スワロカウンタ
６０はロードされたＮ値、Ａ値を初期値としてカウント
を開始し、フルカウントになったときの出力ＣＯをＦ／
Ｆ回路５４、６１を通して出力しコントローラ７０に入
力している。図中のＭＣはデュアル・モジュラス・プリ
スケーラ４０（図示省略）へ送出するコントロール信号
を示す。
６０はロードされたＮ値、Ａ値を初期値としてカウント
を開始し、フルカウントになったときの出力ＣＯをＦ／
Ｆ回路５４、６１を通して出力しコントローラ７０に入
力している。図中のＭＣはデュアル・モジュラス・プリ
スケーラ４０（図示省略）へ送出するコントロール信号
を示す。
【００１１】
【発明が解決しようとする課題】図９の（Ｂ）は、従来
例（１）のＮ値、Ａ値のロード動作を示すタイムチャー
トである。
例（１）のＮ値、Ａ値のロード動作を示すタイムチャー
トである。
【００１２】 プログラムカウンタ５０、スワロカウ
ンタ６０に入力するクロックＦinである。 プログラムカウンタ５０の出力ＣＯをＩＮＶ５３で
反転したロードパルスである。
ンタ６０に入力するクロックＦinである。 プログラムカウンタ５０の出力ＣＯをＩＮＶ５３で
反転したロードパルスである。
【００１３】 プログラムカウンタ５０にロードする
Ｎ値を示す。 スワロカウンタ６０にロードするＡ値を示す。 上述のタイムチャートにおいて、、のＮ値、Ａ値を
ダイナミックに変化させる場合、ロードパルスのタイミ
ングとＮ値、Ａ値の変更のタイミングが接近すると、プ
ログラムカウンタ５０、スワロカウンタ６０でＮ値、Ａ
値のミスコードが発生することがあり、正しい周波数を
出力できなくなる。また、このようなときにはスプリア
スも発生する。
Ｎ値を示す。 スワロカウンタ６０にロードするＡ値を示す。 上述のタイムチャートにおいて、、のＮ値、Ａ値を
ダイナミックに変化させる場合、ロードパルスのタイミ
ングとＮ値、Ａ値の変更のタイミングが接近すると、プ
ログラムカウンタ５０、スワロカウンタ６０でＮ値、Ａ
値のミスコードが発生することがあり、正しい周波数を
出力できなくなる。また、このようなときにはスプリア
スも発生する。
【００１４】図１０の（Ｂ）は、従来例（２）のプログ
ラムカウンタ５０、スワロカウンタ６０の出力を示すタ
イムチャートである。 プログラムカウンタ５０、スワロカウンタ６０にＮ
値、Ａ値をロードするロードパルスである。
ラムカウンタ５０、スワロカウンタ６０の出力を示すタ
イムチャートである。 プログラムカウンタ５０、スワロカウンタ６０にＮ
値、Ａ値をロードするロードパルスである。
【００１５】 プログラムカウンタ５０がＮカウント
して出力する出力ＣＯである。 スワロカウンタ６０がＡカウントして出力する出力
ＣＯである。 コントローラ７０の出力するコントロール信号であ
る。
して出力する出力ＣＯである。 スワロカウンタ６０がＡカウントして出力する出力
ＣＯである。 コントローラ７０の出力するコントロール信号であ
る。
【００１６】上述のタイムチャートにおいて、プログラ
ムカウンタ５０のロード値をＮ＝Ａ＋Ｂ×Ｃ（Ｂは整
数、Ｃ＝２M 、スワロカウンタがＭビットカウンタのと
き、Ｍビットカウンタがフルカウントする値）を設定す
ると、上述の、が同時に「ロウ」から「ハイ」に立
ち上がり、に示すようにコントロール部７０が誤動作
を起こす。
ムカウンタ５０のロード値をＮ＝Ａ＋Ｂ×Ｃ（Ｂは整
数、Ｃ＝２M 、スワロカウンタがＭビットカウンタのと
き、Ｍビットカウンタがフルカウントする値）を設定す
ると、上述の、が同時に「ロウ」から「ハイ」に立
ち上がり、に示すようにコントロール部７０が誤動作
を起こす。
【００１７】本発明はプログラムカウンタ、スワロカウ
ンタのロード値をダイナミックに変更する場合でも誤動
作を起こすことのないＰＬＬシンセサイザ誤動作防止方
式を実現しようとする。
ンタのロード値をダイナミックに変更する場合でも誤動
作を起こすことのないＰＬＬシンセサイザ誤動作防止方
式を実現しようとする。
【００１８】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は入力する基準周
波数ｆr とプログラムカウンタ５０の出力する信号の周
波数ｆp を比較する位相比較器であり、２０は位相比較
器１０の出力の低域成分を通過させる低域濾波器であ
り、３０は低域濾波器２０の出力を入力とする電圧制御
発振器である。
明するブロック図である。図中の１０は入力する基準周
波数ｆr とプログラムカウンタ５０の出力する信号の周
波数ｆp を比較する位相比較器であり、２０は位相比較
器１０の出力の低域成分を通過させる低域濾波器であ
り、３０は低域濾波器２０の出力を入力とする電圧制御
発振器である。
【００１９】また、４０は電圧制御発振器３０の出力を
分周するための２つの分周比１／Ｍ、１／（Ｍ＋１）を
もつデュアル・モジュラス・プリスケーラであり、５０
はデュアル・モジュラス・プリスケーラ４０の出力をＮ
分周するプログラムカウンタであり、６０はデュアル・
モジュラス・プリスケーラ４０の出力をＡ分周するスワ
ロカウンタであり、７０はプログラムカウンタ５０とス
ワロカウンタ６０の出力により、デュアル・モジュラス
・プリスケーラ４０の分周比を制御するコントローラで
ある。
分周するための２つの分周比１／Ｍ、１／（Ｍ＋１）を
もつデュアル・モジュラス・プリスケーラであり、５０
はデュアル・モジュラス・プリスケーラ４０の出力をＮ
分周するプログラムカウンタであり、６０はデュアル・
モジュラス・プリスケーラ４０の出力をＡ分周するスワ
ロカウンタであり、７０はプログラムカウンタ５０とス
ワロカウンタ６０の出力により、デュアル・モジュラス
・プリスケーラ４０の分周比を制御するコントローラで
ある。
【００２０】さらに、８０はＰＬＬ周波数シンセサイザ
に設ける、プログラムカウンタ５０およびスワロカウン
タ６０のロード値をロードするロードパルスのタイミン
グを制御するロード値変更タイミング制御回路であり、
プログラムカウンタ５０およびスワロカウンタ６０のロ
ード値をダイナミックに変更するとき、ロードパルスと
Ｎ値、Ａ値の変更タイミングが接近している場合にはロ
ード値変更タイミング制御回路８０により、該ロード値
をタイミングをずらしてロードする。
に設ける、プログラムカウンタ５０およびスワロカウン
タ６０のロード値をロードするロードパルスのタイミン
グを制御するロード値変更タイミング制御回路であり、
プログラムカウンタ５０およびスワロカウンタ６０のロ
ード値をダイナミックに変更するとき、ロードパルスと
Ｎ値、Ａ値の変更タイミングが接近している場合にはロ
ード値変更タイミング制御回路８０により、該ロード値
をタイミングをずらしてロードする。
【００２１】また、５１はＰＬＬシンセサイザに設ける
プログラムカウンタ５０の出力を遅延させる遅延回路で
あり、プログラムカウンタ５０の出力と、スワロカウン
タ６０が時間差をもって出力を発生させる。
プログラムカウンタ５０の出力を遅延させる遅延回路で
あり、プログラムカウンタ５０の出力と、スワロカウン
タ６０が時間差をもって出力を発生させる。
【００２２】
【作用】プログラムカウンタ５０、スワロカウンタ６０
にロードするＮ値、Ａ値をダイナミックに変更する場
合、Ｎ値、Ａ値の変更タイミングとロードパルスのタイ
ミングが接近すると、Ｎ値、Ａ値の変化点をプログラム
カウンタ５０、スワロカウンタ６０にロードすることに
なるのでミスコードが発生する。
にロードするＮ値、Ａ値をダイナミックに変更する場
合、Ｎ値、Ａ値の変更タイミングとロードパルスのタイ
ミングが接近すると、Ｎ値、Ａ値の変化点をプログラム
カウンタ５０、スワロカウンタ６０にロードすることに
なるのでミスコードが発生する。
【００２３】そこで、ロード値変更タイミング制御回路
８０により、ロードパルスとＮ値、Ａ値の変更タイミン
グが接近した場合には、変更点での新しいＮ値、Ａ値を
取り込まないように制御する。
８０により、ロードパルスとＮ値、Ａ値の変更タイミン
グが接近した場合には、変更点での新しいＮ値、Ａ値を
取り込まないように制御する。
【００２４】また、プログラムカウンタ５０の出力を遅
延回路５１により遅延させることにより、スワロカウン
タ６０の出力とのタイミングの差をつけ、プログラムカ
ウンタ５０のロード値がＮ＝Ａ＋Ｂ×Ｃ（Ｂは整数、Ｃ
＝２M 、スワロカウンタがＭビットカウンタのとき、Ｍ
ビットカウンタがフルカウントする値）の場合でも、コ
ントローラ７０が誤動作することを防止することが可能
となる。
延回路５１により遅延させることにより、スワロカウン
タ６０の出力とのタイミングの差をつけ、プログラムカ
ウンタ５０のロード値がＮ＝Ａ＋Ｂ×Ｃ（Ｂは整数、Ｃ
＝２M 、スワロカウンタがＭビットカウンタのとき、Ｍ
ビットカウンタがフルカウントする値）の場合でも、コ
ントローラ７０が誤動作することを防止することが可能
となる。
【００２５】
【実施例】図２は本発明の実施例を説明する図である。
図はＰＬＬ周波数シンセサイザの中のプログラムカウン
タ５０とスワロカウンタ６０およびそのクロックおよび
ロード信号の制御回路部分を取り出したものである。
図はＰＬＬ周波数シンセサイザの中のプログラムカウン
タ５０とスワロカウンタ６０およびそのクロックおよび
ロード信号の制御回路部分を取り出したものである。
【００２６】図中の５０はプログラムカウンタであり、
５２はラッチＦ／Ｆ回路、５３はＩＮＶ、６０はスワロ
カウンタ、Ｆ１〜Ｆ４はＦ／Ｆ回路、Ａ１は論理積回路
（以下ＡＮＤ回路と称する）である。
５２はラッチＦ／Ｆ回路、５３はＩＮＶ、６０はスワロ
カウンタ、Ｆ１〜Ｆ４はＦ／Ｆ回路、Ａ１は論理積回路
（以下ＡＮＤ回路と称する）である。
【００２７】図３、図４は本発明の実施例のタイムチャ
ート（１）、（２）を示す。図２の丸付き数字で示す各
点の信号波形を、図３、図４の同じ丸付き数字で示す。 書き込みラッチパルスであり、Ｎ値、Ａ値をラッチ
するパルスである。
ート（１）、（２）を示す。図２の丸付き数字で示す各
点の信号波形を、図３、図４の同じ丸付き数字で示す。 書き込みラッチパルスであり、Ｎ値、Ａ値をラッチ
するパルスである。
【００２８】 Ｎ値、Ａ値をラッチＦ／Ｆ回路Ｆ４で
ラッチした出力である。 プログラムカウンタ５０の出力ＣＯをＦ／Ｆ回路Ｆ
２でラッチした出力である。
ラッチした出力である。 プログラムカウンタ５０の出力ＣＯをＦ／Ｆ回路Ｆ
２でラッチした出力である。
【００２９】 Ｆ／Ｆ回路Ｆ２の出力をＦ／Ｆ回路Ｆ
３でラッチした出力である。 ラッチ書き込みパルスをのＦ／Ｆ回路Ｆ２の出力
で打って出力したものである。
３でラッチした出力である。 ラッチ書き込みパルスをのＦ／Ｆ回路Ｆ２の出力
で打って出力したものである。
【００３０】 ラッチＦ／Ｆ回路５２のラッチ用のク
ロックであり、Ｆ／Ｆ回路Ｆ１の出力とＦ／Ｆ回路Ｆ３
の出力を入力とするＡＮＤ回路Ａ１の出力である。ここ
で、破線で示すクロックはマスクされたことを示す。
ロックであり、Ｆ／Ｆ回路Ｆ１の出力とＦ／Ｆ回路Ｆ３
の出力を入力とするＡＮＤ回路Ａ１の出力である。ここ
で、破線で示すクロックはマスクされたことを示す。
【００３１】図３はＮ値、Ａ値の変更点がラッチ書き込
みパルスの終わりに一番接近した状態を示し、図４はＮ
値、Ａ値の変更点がラッチ書き込みパルスの始まりに一
番接近した状態を示す。
みパルスの終わりに一番接近した状態を示し、図４はＮ
値、Ａ値の変更点がラッチ書き込みパルスの始まりに一
番接近した状態を示す。
【００３２】このように、Ｎ値、Ａ値をダイナミックに
変更する場合に、Ｎ値、Ａ値の変更点がラッチ書き込み
パルスの変化点に接近したときは、ラッチＦ／Ｆ回路５
２のラッチ用のクロックを１クロックマスクし、Ｎ値、
Ａ値が変化した後にラッチＦ／Ｆ回路５２をとおして取
り込むことにより、ミスコードを防止することができ
る。
変更する場合に、Ｎ値、Ａ値の変更点がラッチ書き込み
パルスの変化点に接近したときは、ラッチＦ／Ｆ回路５
２のラッチ用のクロックを１クロックマスクし、Ｎ値、
Ａ値が変化した後にラッチＦ／Ｆ回路５２をとおして取
り込むことにより、ミスコードを防止することができ
る。
【００３３】図５は本発明のその他の実施例を説明する
図（１）である。図中の５０はプログラムカウンタであ
り、５１は遅延回路、５３はＩＮＶ、５４、６１はＦ／
Ｆ回路、６０はスワロカウンタ、７１、７２はコントロ
ーラ７０を構成するＮＡＮＤ回路である。
図（１）である。図中の５０はプログラムカウンタであ
り、５１は遅延回路、５３はＩＮＶ、５４、６１はＦ／
Ｆ回路、６０はスワロカウンタ、７１、７２はコントロ
ーラ７０を構成するＮＡＮＤ回路である。
【００３４】図６は本発明のその他の実施例のタイムチ
ャート（１）を示す。図５の丸付き数字で示す各点の信
号波形を、図６の同じ丸付き数字で示す。 プログラムカウンタ５０の出力ＣＯを反転したロー
ドパルスである。このときのロード値は、Ｎ＝Ａ＋Ｂ×
Ｃ（Ｃ＝２M ）とする。
ャート（１）を示す。図５の丸付き数字で示す各点の信
号波形を、図６の同じ丸付き数字で示す。 プログラムカウンタ５０の出力ＣＯを反転したロー
ドパルスである。このときのロード値は、Ｎ＝Ａ＋Ｂ×
Ｃ（Ｃ＝２M ）とする。
【００３５】 プログラムカウンタ５０の出力ＣＯ
を、Ｆ／Ｆ回路５４で打った出力を遅延回路５１で遅延
させた出力である。 スワロカウンタ６０の出力をＦ／Ｆ回路６１で打っ
た出力である。
を、Ｆ／Ｆ回路５４で打った出力を遅延回路５１で遅延
させた出力である。 スワロカウンタ６０の出力をＦ／Ｆ回路６１で打っ
た出力である。
【００３６】 コントローラ７０の出力するデュアル
・モジュラス・プリスケーラ４０の制御信号ＭＣであ
る。 このようにして、コントローラ７０への２つの入力が、
同時に「ロウ」から「ハイ」に変化することがなくなる
ので、コントローラ７０の誤動作を防止することができ
る。
・モジュラス・プリスケーラ４０の制御信号ＭＣであ
る。 このようにして、コントローラ７０への２つの入力が、
同時に「ロウ」から「ハイ」に変化することがなくなる
ので、コントローラ７０の誤動作を防止することができ
る。
【００３７】図７は本発明のその他の実施例を説明する
図（２）である。図中の５０はプログラムカウンタであ
り、５３、６２はＩＮＶ、５４、５４Ａ、６１、６１Ａ
はＦ／Ｆ回路、５５はセレクタ、６０はスワロカウン
タ、６１Ｂは論理和回路（以下ＯＲ回路と称する）、７
１、７２はＮＡＮＤ回路である。
図（２）である。図中の５０はプログラムカウンタであ
り、５３、６２はＩＮＶ、５４、５４Ａ、６１、６１Ａ
はＦ／Ｆ回路、５５はセレクタ、６０はスワロカウン
タ、６１Ｂは論理和回路（以下ＯＲ回路と称する）、７
１、７２はＮＡＮＤ回路である。
【００３８】図８は本発明の実施例のタイムチャート
（２）を示す。図７の丸付き数字で示す各点の信号波形
を、図８の同じ丸付き数字で示す。 プログラムカウンタ５０の出力ＣＯを反転したロー
ドパルスである。このときのＮ＝Ａ＋Ｂ×Ｃ（Ｃ＝
２M ）とする。
（２）を示す。図７の丸付き数字で示す各点の信号波形
を、図８の同じ丸付き数字で示す。 プログラムカウンタ５０の出力ＣＯを反転したロー
ドパルスである。このときのＮ＝Ａ＋Ｂ×Ｃ（Ｃ＝
２M ）とする。
【００３９】 プログラムカウンタ５０の出力ＣＯ
を、Ｆ／Ｆ回路５４で打った出力である。 スワロカウンタ６０の出力ＣＯであり、この出力Ｃ
ＯをＩＮＶ６２で反転し、自分のイネーブル端子ＥＮに
入力し、カウントアップを停止する。
を、Ｆ／Ｆ回路５４で打った出力である。 スワロカウンタ６０の出力ＣＯであり、この出力Ｃ
ＯをＩＮＶ６２で反転し、自分のイネーブル端子ＥＮに
入力し、カウントアップを停止する。
【００４０】 をＦ／Ｆ回路６１で打った出力であ
る。 をＦ／Ｆ回路６１Ａで打った反転出力である。 、を入力とするＯＲ回路６１Ｂの出力である。
る。 をＦ／Ｆ回路６１Ａで打った反転出力である。 、を入力とするＯＲ回路６１Ｂの出力である。
【００４１】 Ａ≠１のときのコントローラ７０の出
力である。 Ａ＝１では、スワロカウンタ６０の出力ＣＯが出力
し続けるのでプログラムカウンタ５０の出力をＦ／Ｆ回
路５４Ａで１ビットシフトさせた出力をコントローラ７
０に入力する。
力である。 Ａ＝１では、スワロカウンタ６０の出力ＣＯが出力
し続けるのでプログラムカウンタ５０の出力をＦ／Ｆ回
路５４Ａで１ビットシフトさせた出力をコントローラ７
０に入力する。
【００４２】′Ａ＝１のときのコントローラ７０の出
力を示す。 このように構成することにより、Ｎ＝Ａ＋Ｂ×Ｃ（Ｃ＝
２M ）の場合でも、コントローラ７０の２つの入力が同
時に「ロウ」から「ハイ」に変化することがなくなり、
誤動作を防止することができる。
力を示す。 このように構成することにより、Ｎ＝Ａ＋Ｂ×Ｃ（Ｃ＝
２M ）の場合でも、コントローラ７０の２つの入力が同
時に「ロウ」から「ハイ」に変化することがなくなり、
誤動作を防止することができる。
【００４３】
【発明の効果】ＰＬＬシンセサイザにおいて、プログラ
ムカウンタ、スワロカウンタのロード値をダイナミック
に変更するとき、その変更タイミングとロードタイミン
グが接近したときにはロードタイミングを制御すること
により、ロード値のミスコードによる誤動作を防止でき
る。また、ラッチクロックをプログラムカウンタの分周
周期と同じ周波数にしたことによりスプリアスも防止す
ることができる。さらに、プログラムカウンタにロード
するＮ値がＮ＝Ａ＋Ｂ×Ｃ（Ｃ＝２M ）の場合でも、プ
ログラムカウンタの出力を遅延させることにより、コン
トローラの誤動作を防止することが可能となる。
ムカウンタ、スワロカウンタのロード値をダイナミック
に変更するとき、その変更タイミングとロードタイミン
グが接近したときにはロードタイミングを制御すること
により、ロード値のミスコードによる誤動作を防止でき
る。また、ラッチクロックをプログラムカウンタの分周
周期と同じ周波数にしたことによりスプリアスも防止す
ることができる。さらに、プログラムカウンタにロード
するＮ値がＮ＝Ａ＋Ｂ×Ｃ（Ｃ＝２M ）の場合でも、プ
ログラムカウンタの出力を遅延させることにより、コン
トローラの誤動作を防止することが可能となる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明の実施例のタイムチャート（１）
【図４】 本発明の実施例のタイムチャート（２）
【図５】 本発明のその他の実施例を説明する図（１）
【図６】 本発明のその他の実施例のタイムチャート
（１）
（１）
【図７】 本発明のその他の実施例を説明する図（２）
【図８】 本発明のその他の実施例のタイムチャート
（２）
（２）
【図９】 従来例を説明する図（１）
【図１０】 従来例を説明する図（２）
１０ 位相比較器 ２０ 低域濾波器 ３０ 電圧制御発振器 ４０ デュアル・モジュラス・プリスケーラ ５０ プログラムカウンタ ５１ 遅延回路 ５２ ラッチＦ／Ｆ回路 ５３、６２ ＩＮＶ ５４、５４Ａ、６１、６１Ａ、Ｆ１〜Ｆ４ Ｆ／Ｆ回路 ５５ セレクタ ６０ スワロカウンタ ６１Ｂ ＯＲ回路 ７０ コントローラ ７１、７２ ＮＡＮＤ回路 ８０ ロード値変更タイミング制御回路 Ａ１ ＡＮＤ回路
Claims (2)
- 【請求項１】 ＰＬＬ周波数シンセサイザの誤動作防止
方式であって、 入力する基準周波数（ｆr ) とプログラムカウンタ（５
０）の出力する信号の周波数（ｆp ）を比較を行う位相
比較器（１０）と、 前記位相比較器（１０）の出力の低域成分のみを通過さ
せる低域濾波器（２０）と、 前記低域濾波器（２０）の出力により制御される電圧制
御発振器（３０）と、 前記電圧制御発振器（３０）の出力を分周するための２
つの分周比〔１／Ｍ、１／（Ｍ＋１）〕をもつデュアル
・モジュラス・プリスケーラ（４０）と、 前記デュアル・モジュラス・プリスケーラ（４０）の出
力をＮ分周するプログラムカウンタ（５０）と、 前記デュアル・モジュラス・プリスケーラ（４０）の出
力をＡ分周するスワロカウンタ（６０）と、 前記プログラムカウンタ（５０）と前記スワロカウンタ
（６０）の出力により、前記デュアル・モジュラス・プ
リスケーラ（４０）の分周比を制御するコントローラ
（７０）よりなるＰＬＬ周波数シンセサイザにおいて、 前記プログラムカウンタ（５０）およびスワロカウンタ
（６０）のロード値をロードするロードパルスのタイミ
ングを制御するロード値変更タイミング制御回路（８
０）を設け、 前記プログラムカウンタ（５０）およびスワロカウンタ
（６０）のロード値をダイナミックに変更するとき、ロ
ードパルスとロード値データの変更タイミングが接近し
ている場合には前記ロード値変更タイミング制御回路
（８０）により、該ロード値をタイミングをずらしてロ
ードすることを特徴とするＰＬＬ周波数シンセサイザ誤
動作防止方式。 - 【請求項２】 前記構成のＰＬＬ周波数シンセサイザに
おいて、前記プログラムカウンタ（５０）の出力を遅延
させる遅延回路（５１）を設け、前記プログラムカウン
タ（５０）と、前記スワロカウンタ（６０）が時間差を
もって出力を発生することを特徴とする請求項１記載の
ＰＬＬ周波数シンセサイザ誤動作防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281802A JPH05122065A (ja) | 1991-10-29 | 1991-10-29 | Ｐｌｌ周波数シンセサイザ誤動作防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281802A JPH05122065A (ja) | 1991-10-29 | 1991-10-29 | Ｐｌｌ周波数シンセサイザ誤動作防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122065A true JPH05122065A (ja) | 1993-05-18 |
Family
ID=17644188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3281802A Withdrawn JPH05122065A (ja) | 1991-10-29 | 1991-10-29 | Ｐｌｌ周波数シンセサイザ誤動作防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
| US6002278A (en) * | 1997-05-28 | 1999-12-14 | Fujitsu Limited | Variable frequency divider and PLL circuit |
-
1991
- 1991-10-29 JP JP3281802A patent/JPH05122065A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
| DE19700017C2 (de) * | 1996-01-29 | 1998-04-09 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung, sowie Vergleichsfrequenzteiler und PLL-Freuqenz-Synthesizerschaltung |
| US5878101A (en) * | 1996-01-29 | 1999-03-02 | Fujitsu Limited | Swallow counter with modulus signal output control |
| US5982840A (en) * | 1996-01-29 | 1999-11-09 | Fujitsu Limited | Swallow counter with modulus signal output control |
| US6002278A (en) * | 1997-05-28 | 1999-12-14 | Fujitsu Limited | Variable frequency divider and PLL circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |