JPH05122050A - Output buffer - Google Patents
Output bufferInfo
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- JPH05122050A JPH05122050A JP3279381A JP27938191A JPH05122050A JP H05122050 A JPH05122050 A JP H05122050A JP 3279381 A JP3279381 A JP 3279381A JP 27938191 A JP27938191 A JP 27938191A JP H05122050 A JPH05122050 A JP H05122050A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は出力バッファに関し、特
に、半導体集積回路により形成される出力バッファに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer, and more particularly to an output buffer formed by a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来の半導体集積回路により形成される
出力バッファにおいては、図３に示されるように、内部
回路２１より入力される信号が、インバータ２２および
２３を介してＰＭＯＳトランジスタ２４およびＮＭＯＳ
トランジスタ２５より成る終段出力回路に入力されるよ
うに回路が構成されている。内部回路２１より出力され
る信号が“Ｈ”レベルの時には、インバータ２２および
２３の出力は共に“Ｌ”レベルとなり、従って、ＰＭＯ
Ｓトランジスタ２４はオン状態となり、ＮＭＯＳトラン
ジスタ２５はオフ状態となって、出力端子５３には、内
部回路２１より出力される信号と同じ論理レベルの
“Ｈ”レベルが出力される。また、内部回路２１より出
力される信号が“Ｌ”レベルの時には、インバータ２２
および２３の出力は共に“Ｈ”レベルとなり、ＰＭＯＳ
トランジスタ２４はオフ状態となり、ＮＭＯＳトランジ
スタ２５はオン状態となって、出力端子５３には“Ｌ”
レベルが出力される。2. Description of the Related Art In an output buffer formed by a conventional semiconductor integrated circuit, as shown in FIG. 3, a signal input from an internal circuit 21 is transmitted through inverters 22 and 23 to a PMOS transistor 24 and an NMOS.
The circuit is configured to be input to the final stage output circuit including the transistor 25. When the signal output from the internal circuit 21 is at "H" level, the outputs of the inverters 22 and 23 are both at "L" level, so that the PMO
The S transistor 24 is turned on, the NMOS transistor 25 is turned off, and the output terminal 53 outputs the same “H” level as the signal output from the internal circuit 21. When the signal output from the internal circuit 21 is at "L" level, the inverter 22
Both the outputs of 23 and 23 become "H" level, and the PMOS
The transistor 24 is turned off, the NMOS transistor 25 is turned on, and the output terminal 53 has "L".
The level is output.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来の出力バ
ッファにおいては、外部より供給される電源電圧が高い
場合には流入する電流が大きくなり、電源電圧および接
地電位の変動により終段出力回路よりノイズが発生し、
内部回路等における誤動作ならびにアクセスタイム悪化
等の要因になるという欠点がある。In the above-described conventional output buffer, when the power supply voltage supplied from the outside is high, the inflowing current becomes large, and the fluctuation of the power supply voltage and the ground potential causes the final output circuit to output more. Noise is generated,
There is a drawback that it may cause malfunctions in the internal circuits and the like and deterioration of access time.
【０００４】[0004]
【課題を解決するための手段】本発明の出力バッファ
は、所定の内部回路より出力される信号を受けて、それ
ぞれ反転して出力する第１および第２のインバータと、
前記第１および第２のインバータより、それぞれ出力さ
れる第１および第２の信号に対して、それぞれ個別に作
用する可変抵抗回路要素を含む抵抗回路と、前記抵抗回
路を経由して出力される前記第１および第２の信号を、
それぞれゲートに受ける第１のＰＭＯＳトランジスタお
よび第１のＮＭＯＳトランジスタにより形成される終段
出力回路と、外部より供給される電源電圧の変動に対応
して、前記抵抗回路における可変抵抗回路要素の抵抗値
を制御するための制御信号を出力する抵抗値制御回路と
を備えて構成される。An output buffer of the present invention includes first and second inverters that receive a signal output from a predetermined internal circuit, invert it, and output it.
The first and second inverters output the first and second signals, respectively, via a resistance circuit including variable resistance circuit elements that individually act, and via the resistance circuit. The first and second signals are
A final-stage output circuit formed by a first PMOS transistor and a first NMOS transistor received at the gates, respectively, and a resistance value of a variable resistance circuit element in the resistance circuit in response to fluctuations in a power supply voltage supplied from the outside. And a resistance value control circuit that outputs a control signal for controlling.
【０００５】なお、前記抵抗値制御回路は、所定の抵抗
と、この抵抗に直列接続されてゲートに前記電源電圧が
入力されるＰＭＯＳトランジスタとにより形成され、こ
れらの抵抗とＰＭＯＳトランジスタとにより、所定の定
電圧を抵抗分割することによって得られる電圧を前記制
御信号として出力するように構成してもよく、また、所
定の抵抗と、この抵抗に直列接続されてゲートに前記電
源電圧が入力されるＮＭＯＳトランジスタとにより形成
され、これらの抵抗とＮＭＯＳトランジスタとにより、
所定の定電圧を抵抗分割することによって得られる電圧
を前記制御信号として出力するように構成してもよい。
そして、また、前記抵抗回路としては、前記第１および
第２の信号に対応する可変回路要素として、それぞれゲ
ートに前記制御信号が入力される第１および第２のＮＭ
ＯＳトランジスタを備えて形成してもよい。The resistance value control circuit is formed by a predetermined resistor and a PMOS transistor which is connected in series to the resistor and receives the power supply voltage at its gate. The resistor and the PMOS transistor form a predetermined resistor. May be configured to output a voltage obtained by dividing the constant voltage of the resistor as the control signal, and a predetermined resistor and a resistor connected in series to the resistor to input the power supply voltage to the gate. Formed by an NMOS transistor, and by these resistors and the NMOS transistor,
A voltage obtained by resistance-dividing a predetermined constant voltage may be output as the control signal.
Further, as the resistance circuit, first and second NMs whose gates receive the control signal are respectively provided as variable circuit elements corresponding to the first and second signals.
It may be formed by including an OS transistor.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、内部
回路４に対応して、ＰＭＯＳトランジスタ１および９
と、抵抗２と、定電圧源３と、インバータ５および６
と、ＮＭＯＳトランジスタ７、８および１０とを備えて
構成されており、ＰＭＯＳトランジスタ９およびＮＭＯ
Ｓトランジスタ１０は終段出力回路を形成している。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, this embodiment corresponds to the internal circuit 4 and corresponds to the PMOS transistors 1 and 9.
, Resistor 2, constant voltage source 3, and inverters 5 and 6
And NMOS transistors 7, 8 and 10, and PMOS transistor 9 and NMO.
The S transistor 10 forms a final stage output circuit.
【０００８】図１において、ＰＭＯＳトランジスタ１
は、電源電圧ＶDDが印加されるゲートの電位が高い程オ
ン抵抗値が大きくなる。このＰＭＯＳトランジスタ１の
ドレインの電位は、当該ＰＭＯＳトランジスタ１のオン
抵抗値と抵抗２の抵抗値とによる、定電圧源３の定電圧
の抵抗分割比により設定されており、ＰＭＯＳトランジ
スタ１のオン抵抗値が大きい程、ＰＭＯＳトランジスタ
１のドレインの電位は低下する。この場合においては、
電源電圧ＶDDの動作範囲において、下限の電位がＮＭＯ
Ｓトランジスタ７および８のスレッショルド電圧ＶT よ
りも高くなるように、ＰＭＯＳトランジスタ１のオン抵
抗値および抵抗２の抵抗値が設定される。従って、ＮＭ
ＯＳトランジスタ７および８は常にオン状態に設定され
る。In FIG. 1, the PMOS transistor 1
Has a higher on-resistance value as the gate potential to which the power supply voltage V DD is applied is higher. The drain potential of the PMOS transistor 1 is set by the resistance division ratio of the constant voltage of the constant voltage source 3 depending on the ON resistance value of the PMOS transistor 1 and the resistance value of the resistor 2. The larger the value, the lower the potential of the drain of the PMOS transistor 1. In this case,
In the operating range of the power supply voltage V DD , the lower limit potential is NMO
The on-resistance value of the PMOS transistor 1 and the resistance value of the resistor 2 are set so as to be higher than the threshold voltage V T of the S transistors 7 and 8. Therefore, NM
OS transistors 7 and 8 are always set to the ON state.
【０００９】内部回路４より出力される信号が“Ｈ”レ
ベルの時には、インバータ５および６の出力は供に
“Ｌ”レベルとなるが、上述のようにＮＭＯＳトランジ
スタ７および８がオン状態となるため、終段出力回路に
おけるＰＭＯＳトランジスタ９はオン状態となり、ＮＭ
ＯＳトランジスタ１０はオフ状態となって、出力端子５
１には、内部回路４より出力される信号と同じ“Ｈ”レ
ベルの信号が出力される。また、内部回路４より出力さ
れる信号が“Ｌ”レベルの時には、インバータ５および
６の出力は供に“Ｈ”レベルとなるが、上述のようにＮ
ＭＯＳトランジスタ７および８がオン状態となるため、
終段出力回路におけるＰＭＯＳトランジスタ９はオフ状
態となり、ＮＭＯＳトランジスタ１０はオン状態となっ
て、出力端子５１には、内部回路４より出力される信号
と同じ“Ｌ”レベルの信号が出力される。When the signal output from the internal circuit 4 is at "H" level, the outputs of the inverters 5 and 6 are also at "L" level, but the NMOS transistors 7 and 8 are turned on as described above. Therefore, the PMOS transistor 9 in the final stage output circuit is turned on, and NM
The OS transistor 10 is turned off, and the output terminal 5
The same “H” level signal as the signal output from the internal circuit 4 is output to 1. When the signal output from the internal circuit 4 is at "L" level, the outputs of the inverters 5 and 6 are also at "H" level.
Since the MOS transistors 7 and 8 are turned on,
The PMOS transistor 9 in the final stage output circuit is turned off, the NMOS transistor 10 is turned on, and the same “L” level signal as the signal output from the internal circuit 4 is output to the output terminal 51.
【００１０】また、電源電圧ＶDDが上昇すると、ＰＭＯ
Ｓトランジスタ１のドレインの電位が低下し、これに伴
ないＮＭＯＳトランジスタ７および８のゲート電位が低
下するために、ＮＭＯＳトランジスタ７および８のオン
抵抗値が大となり、終段出力回路におけるゲート容量を
含めて形成される時定数が大きくなることにより、終段
出力回路の動作速度が遅くなるように作用し、これによ
り、電源電圧上昇時におけるノイズの発生が抑制され
る。When the power supply voltage V DD rises, the PMO
Since the drain potential of the S-transistor 1 decreases and the gate potentials of the NMOS transistors 7 and 8 decrease accordingly, the on-resistance values of the NMOS transistors 7 and 8 increase and the gate capacitance in the final stage output circuit is increased. By increasing the time constant formed together, the operation speed of the final-stage output circuit is slowed down, thereby suppressing the generation of noise when the power supply voltage rises.
【００１１】次に、図２に示されるのは、本発明の第２
の実施例を示すブロック図である。図２に示されるよう
に、本実施例は、内部回路１４に対応して、ＮＭＯＳト
ランジスタ１１、１７、１８および２０と、抵抗１２
と、定電圧源１３と、インバータ１５および１６と、Ｐ
ＭＯＳトランジスタ１９とを備えて構成されており、Ｐ
ＭＯＳトランジスタ１９およびＮＭＯＳトランジスタ２
０は終段出力回路を形成している。Next, FIG. 2 shows the second embodiment of the present invention.
It is a block diagram showing an example of. As shown in FIG. 2, this embodiment corresponds to the internal circuit 14 and includes NMOS transistors 11, 17, 18 and 20, and a resistor 12.
, Constant voltage source 13, inverters 15 and 16, and P
And a MOS transistor 19 and P
MOS transistor 19 and NMOS transistor 2
0 forms the final stage output circuit.
【００１２】図２において、ＮＭＯＳトランジスタ１１
は、ゲート電位が高い程オン抵抗値が小さくなる。この
ＮＭＯＳトランジスタ１１のドレインの電位は、当該Ｎ
ＭＯＳトランジスタ１１のオン抵抗値と抵抗１２の抵抗
値との抵抗分割比により決められるため、ＮＭＯＳトラ
ンジスタのオン抵抗値が小さい程、ＮＭＯＳトランジス
タ１１のドレインの電位は低くなる。この時、電源電圧
ＶDDの動作範囲内において、下限の電位がＮＭＯＳトラ
ンジスタ１７および１８のスレッショルド電圧ＶT より
も高くなるように、ＮＭＯＳトランジスタ１１のオン抵
抗値および抵抗１２の抵抗値が設定される。これによ
り、ＮＭＯＳトランジスタ１７および１８は常にオン状
態に設定されて、前述の第１の実施例の場合と同様な動
作結果が得られる。In FIG. 2, the NMOS transistor 11
The ON resistance value decreases as the gate potential increases. The potential of the drain of the NMOS transistor 11 is N
Since the ON resistance value of the MOS transistor 11 and the resistance value of the resistor 12 determine the resistance division ratio, the smaller the ON resistance value of the NMOS transistor, the lower the potential of the drain of the NMOS transistor 11. At this time, the ON resistance value of the NMOS transistor 11 and the resistance value of the resistor 12 are set so that the lower limit potential becomes higher than the threshold voltage V T of the NMOS transistors 17 and 18 within the operating range of the power supply voltage V DD. It As a result, the NMOS transistors 17 and 18 are always set to the ON state, and the same operation result as in the case of the first embodiment described above can be obtained.
【００１３】なお、以上の第１および第２の実施例の説
明においては、一対のインバータと終段出力回路との間
に挿入接続される回路としては、ＰＭＯＳトランジスタ
またはＮＭＯＳトランジスタのオン抵抗値と所定抵抗の
抵抗値とによる、定電圧源電圧の分割電圧が、ゲートに
入力されてオン抵抗値が制御される一対のＮＭＯＳトラ
ンジスタが用いられている場合について説明したが、外
部より供給される電源電圧が高い状態において、前記一
対のインバータより終段出力回路に入力される信号レベ
ルが抑制される回路の場合においても、本発明が有効に
適用されることは云うまでもない。In the above description of the first and second embodiments, the circuit connected between the pair of inverters and the final stage output circuit is the ON resistance value of the PMOS transistor or the NMOS transistor. A case has been described in which a pair of NMOS transistors whose on-resistance value is controlled by inputting the divided voltage of the constant voltage source voltage by the resistance value of the predetermined resistance to the gate has been described. It goes without saying that the present invention is effectively applied to a circuit in which the signal level input to the final stage output circuit from the pair of inverters is suppressed when the voltage is high.
【００１４】[0014]
【発明の効果】以上説明したように、本発明は、電源電
圧の入力レベルに対応して、終段出力回路に対する入力
回路の挿入抵抗を制御することにより、電源電圧上昇時
におけるノイズの発生を抑制して、当該ノイズによる内
部回路における誤動作およびアクセスタイムの悪化を防
止することができるという効果がある。As described above, the present invention controls the insertion resistance of the input circuit with respect to the final stage output circuit in accordance with the input level of the power supply voltage to prevent the generation of noise when the power supply voltage rises. By suppressing the noise, it is possible to prevent the malfunction of the internal circuit and the deterioration of the access time due to the noise.
【図１】本発明の第１実施例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第２実施例を示すブロック図である。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】従来例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.
１、９、１９、２４ ＰＭＯＳトランジスタ ２、１２ 抵抗 ３、１３ 定電圧源 ４、１４、２１ 内部回路 ５、６、１５、１６、２２、２３ インバータ ７、８、１０、１１、１７、１８、２０、２５ ＮＭ
ＯＳトランジスタ1, 9, 19, 24 PMOS transistor 2, 12 Resistor 3, 13 Constant voltage source 4, 14, 21 Internal circuit 5, 6, 15, 16, 22, 23 Inverter 7, 8, 10, 11, 17, 18, 20, 25 NM
OS transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 17/687
Claims (4)
けて、それぞれ反転して出力する第１および第２のイン
バータと、 前記第１および第２のインバータより、それぞれ出力さ
れる第１および第２の信号に対して、それぞれ個別に作
用する可変抵抗回路要素を含む抵抗回路と、 前記抵抗回路を経由して出力される前記第１および第２
の信号を、それぞれゲートに受ける第１のＰＭＯＳトラ
ンジスタおよび第１のＮＭＯＳトランジスタにより形成
される終段出力回路と、 外部より供給される電源電圧の変動に対応して、前記抵
抗回路における可変抵抗回路要素の抵抗値を制御するた
めの制御信号を出力する抵抗値制御回路と、 を備えることを特徴とする出力バッファ。1. A first and second inverter that receives a signal output from a predetermined internal circuit and inverts and outputs the signal, and a first and a second inverter that outputs the first and second inverters, respectively. A resistance circuit that includes variable resistance circuit elements that individually act on the second signal, and the first and second outputs that are output via the resistance circuit.
Corresponding to the fluctuation of the power supply voltage supplied from the outside, and the variable resistance circuit in the resistance circuit. A resistance value control circuit that outputs a control signal for controlling the resistance value of an element, and an output buffer.
この抵抗に直列接続されてゲートに前記電源電圧が入力
されるＰＭＯＳトランジスタとにより形成され、これら
の抵抗とＰＭＯＳトランジスタとにより、所定の定電圧
を抵抗分割することによって得られる電圧を前記制御信
号として出力することを特徴とする請求項１記載の出力
バッファ。2. The resistance value control circuit includes a predetermined resistance,
It is formed by a PMOS transistor which is connected in series to this resistor and whose power supply voltage is input to the gate, and a voltage obtained by resistance-dividing a predetermined constant voltage by these resistors and the PMOS transistor is used as the control signal. The output buffer according to claim 1, which outputs the data.
この抵抗に直列接続されてゲートに前記電源電圧が入力
されるＮＭＯＳトランジスタとにより形成され、これら
の抵抗とＮＭＯＳトランジスタとにより、所定の定電圧
を抵抗分割することによって得られる電圧を前記制御信
号として出力することを特徴とする請求項１記載の出力
バッファ。3. The resistance control circuit includes a predetermined resistance,
It is formed by an NMOS transistor which is connected in series with this resistor and whose gate receives the power supply voltage. A voltage obtained by dividing a predetermined constant voltage by the resistor and the NMOS transistor is used as the control signal. The output buffer according to claim 1, which outputs the data.
信号に対応する可変回路要素として、それぞれゲートに
前記制御信号が入力される第１および第２のＮＭＯＳト
ランジスタを備えて形成される請求項１、２および３記
載の出力バッファ。4. The resistance circuit is formed by including, as variable circuit elements corresponding to the first and second signals, first and second NMOS transistors whose gates receive the control signal, respectively. An output buffer according to claims 1, 2 and 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279381A JPH05122050A (en) | 1991-10-25 | 1991-10-25 | Output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279381A JPH05122050A (en) | 1991-10-25 | 1991-10-25 | Output buffer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122050A true JPH05122050A (en) | 1993-05-18 |
Family
ID=17610352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279381A Pending JPH05122050A (en) | 1991-10-25 | 1991-10-25 | Output buffer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122050A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353715A (en) * | 1989-07-21 | 1991-03-07 | Nec Corp | Output buffer circuit |
| JPH03210815A (en) * | 1990-01-12 | 1991-09-13 | Nec Corp | Cmos output circuit |
-
1991
- 1991-10-25 JP JP3279381A patent/JPH05122050A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353715A (en) * | 1989-07-21 | 1991-03-07 | Nec Corp | Output buffer circuit |
| JPH03210815A (en) * | 1990-01-12 | 1991-09-13 | Nec Corp | Cmos output circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970902 |