JP2704069B2 - Output buffer - Google Patents

Output buffer

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JP2704069B2
JP2704069B2 JP3279534A JP27953491A JP2704069B2 JP 2704069 B2 JP2704069 B2 JP 2704069B2 JP 3279534 A JP3279534 A JP 3279534A JP 27953491 A JP27953491 A JP 27953491A JP 2704069 B2 JP2704069 B2 JP 2704069B2
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朝美 片桐
正則 平野
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日本電気アイシーマイコンシステム株式会社
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は出力バッファに関し、特
に、半導体集積回路により形成される出力バッファに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer, and more particularly to an output buffer formed by a semiconductor integrated circuit.

【０００２】[0002]

【従来の技術】従来の半導体集積回路により形成される
出力バッファにおいては、図３に示されるように、内部
回路７１より入力される信号が、インバータ６６および
６７を介してＰＭＯＳトランジスタ６９およびＮＭＯＳ
トランジスタ７０より成る終段出力回路６８に入力され
るように回路が構成されている。内部回路７１より出力
される信号が“Ｈ”レベルの時には、インバータ６６お
よび６７の出力は共に“Ｌ”レベルとなり、従って、Ｐ
ＭＯＳトランジスタ６９はオン状態となり、ＮＭＯＳト
ランジスタ７０はオフ状態となって、出力信号として
は、内部回路７１より出力される信号と同じ論理レベル
の“Ｈ”レベルが出力される。また、内部回路７１より
出力される信号が“Ｌ”レベルの時には、インバータ６
６および６７の出力は共に“Ｈ”レベルとなり、ＰＭＯ
Ｓトランジスタ６９はオフ状態となり、ＮＭＯＳトラン
ジスタ７０はオン状態となって、出力信号としては
“Ｌ”レベルが出力される。2. Description of the Related Art In an output buffer formed by a conventional semiconductor integrated circuit, a signal input from an internal circuit 71 is supplied to a PMOS transistor 69 and an NMOS transistor via inverters 66 and 67, as shown in FIG.
The circuit is configured to be input to the final stage output circuit 68 including the transistor 70. When the signal output from internal circuit 71 is at "H" level, the outputs of inverters 66 and 67 are both at "L" level.
The MOS transistor 69 is turned on, the NMOS transistor 70 is turned off, and the output signal is the "H" level of the same logic level as the signal output from the internal circuit 71. When the signal output from internal circuit 71 is at “L” level, inverter 6
6 and 67 are both at the “H” level, and the PMO
The S transistor 69 is turned off, the NMOS transistor 70 is turned on, and an “L” level is output as an output signal.

【０００３】[0003]

【発明が解決しようとする課題】上述した従来の出力バ
ッファにおいては、外部より供給される電源電圧が高い
場合には流入する電流が大きくなり、電源電圧および接
地電位の変動により終段出力回路よりノイズが発生し、
内部回路等における誤動作ならびにアクセスタイム悪化
等の要因になるという欠点がある。In the conventional output buffer described above, when the power supply voltage supplied from the outside is high, the inflowing current becomes large, and the power supply voltage and the ground potential fluctuate. Noise occurs,
There is a drawback that it causes a malfunction in the internal circuit and the like and a deterioration in access time.

【０００４】[0004]

【課題を解決するための手段】ドレインとゲートがそれ
ぞれ個別に共通接続され、所定の高電位電源と接地電位
との間に直列に接続されるＮ（正整数）個のＮＭＯＳト
ランジスタおよび１個のディプレション・トランジスタ
と、所定の定電圧電源の供給を受けて作動するととも
に、それぞれ個別に、対応する前記ＮＭＯＳトランジス
タの接続点の電位を入力して、それぞれの電位を反転し
て出力するＮ個の第１のインバータと、所定の定電圧電
源の供給を受けて作動するとともに、所定の内部回路よ
り出力される信号と、それぞれ個別に、対応する前記第
１のインバータの出力レベルとを入力し、前記高電位電
源の変動に対応して、前記信号の反転信号および第１の
制御用レベル信号を含む第１の組合せ信号か、または第
２および第３の制御用レベル信号を含む第２の組合せ信
号の何れかを、それぞれ個別に出力するＮ個の切替回路
と、それぞれ個別に、対応する前記切替回路の第１およ
び第２の組合せ信号を受けて、第１の組合せ信号が入力
される場合においてのみ、前記内部回路から出力される
信号を出力するように作用する終段出力回路と、を備え
て構成される。The drain and the gate are individually and commonly connected, and N (positive integer) NMOS transistors and one are connected in series between a predetermined high potential power supply and a ground potential. It operates upon receiving the supply of a depletion transistor and a predetermined constant-voltage power supply, and individually inputs the potential of the connection point of the corresponding NMOS transistor, and inverts and outputs each potential. The first inverters, which operate upon receiving a supply of a predetermined constant-voltage power supply, input signals output from a predetermined internal circuit, and individually output levels of the corresponding first inverters. And a first combination signal including an inverted signal of the signal and a first control level signal, or a second and a third control in response to the fluctuation of the high potential power supply. Receiving N first switching signals, each of which outputs one of the second combination signals including the level signal, and the first and second combination signals of the corresponding switching circuit, respectively; And a final-stage output circuit that functions to output a signal output from the internal circuit only when the combination signal of (i) is input.

【０００５】第２の発明の出力バッファは、所定の高電
位電源と接地電位との間に直列に接続されるＮ（正整
数）個の抵抗と、所定の定電圧電源の供給を受けて作動
するとともに、所定の内部回路より出力される信号と、
それぞれ個別に、対応する前記抵抗の接続点の電位レベ
ルとを入力し、前記高電位電源の変動に対応して、前記
信号の反転信号および第１の制御用レベル信号を含む第
１の組合せ信号か、または第２および第３の制御用レベ
ル信号を含む第２の組合せ信号の何れかを、それぞれ個
別に出力するＮ個の切替回路と、それぞれ個別に、対応
する前記切替回路の第１および第２の組合せ信号を受け
て、第１の組合せ信号が入力される場合においてのみ、
前記内部回路から出力される信号を出力するように作用
する終段出力回路と、を備えて構成される。The output buffer according to the second invention operates by receiving N (positive integer) resistors connected in series between a predetermined high potential power supply and a ground potential and a predetermined constant voltage power supply. And a signal output from a predetermined internal circuit,
A first combination signal including an inverted signal of the signal and a first control level signal corresponding to a change in the high-potential power supply; Or N switching circuits for individually outputting either one of the second combination signals including the second and third control level signals, and the first and second switching circuits respectively corresponding to the N switching circuits. Only when receiving the second combination signal and receiving the first combination signal,
And a final-stage output circuit operative to output a signal output from the internal circuit.

【０００６】なお、前記切替回路は、所定の定電圧電源
の供給を受けて作動し、前記第１のインバータの出力レ
ベルまたは前記抵抗の接続点の電位レベルを入力して、
当該レベルを反転して出力する第２のインバータと、所
定の定電圧電源の供給を受けて作動し、前記第２のイン
バータの出力レベルと、前記内部回路から出力される信
号との論理和をとり、且つ反転して出力するＮＯＲ回路
と、前記第１のインバータの出力レベルまたは前記抵抗
の接続点の電位レベルと、前記内部回路から出力される
信号との論理積をとり、且つ反転して出力するＮＡＮＤ
回路とを備えて構成してもよい。The switching circuit operates in response to a supply of a predetermined constant voltage power supply, and receives an output level of the first inverter or a potential level at a connection point of the resistor, and
A second inverter that inverts and outputs the level and operates when supplied with a predetermined constant voltage power supply, and performs a logical OR operation on an output level of the second inverter and a signal output from the internal circuit. The NOR circuit which takes and inverts and outputs the logical product of the output level of the first inverter or the potential level of the connection point of the resistor and the signal output from the internal circuit, and inverts and outputs NAND to output
And a circuit.

【０００７】[0007]

【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.

【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、内部
回路３７に対応して、ＮＭＯＳトランジスタ１〜７およ
びディプレション・トランジスタ８と、所定の定電圧源
が供給されＰＭＯＳトランジスタ１０およびＮＭＯＳト
ランジスタ１１を含むインバータ９と、このインバータ
９と同一構成内容を有するインバータ１２〜１７と、Ｎ
ＡＮＤ回路１９、インバータ２０およびＮＯＲ回路２１
を含む切替回路１８と、この切替回路１８と同一構成内
容を有する切替回路２２〜２７と、ＰＭＯＳトランジス
タ２９およびＮＭＯＳトランジスタ３０を含む終段出力
回路２８と、この終段出力回路２８と同一構成内容を有
する終段出力回路３１〜３６とを備えて構成される。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, in the present embodiment, corresponding to the internal circuit 37, the NMOS transistors 1 to 7 and the depletion transistor 8 and the PMOS transistor 10 and the NMOS transistor 11 to which a predetermined constant voltage source is supplied. , Inverters 12 to 17 having the same configuration as this inverter 9,
AND circuit 19, inverter 20, and NOR circuit 21
, A switching circuit 22 to 27 having the same configuration as the switching circuit 18, a final output circuit 28 including a PMOS transistor 29 and an NMOS transistor 30, and the same configuration as the final output circuit 28 And the final stage output circuits 31 to 36 having the following.

【０００９】図１において、ＮＭＯＳトランジスタ１、
２、３、４、５、６および７と、ディプレション・トラ
ンジスタ８とは、電源電圧ＶDDと接地電位との間に直列
に接続されており、各ＮＭＯＳトランジスタのドレイン
よりは、それぞれ電源電圧Ｖ1 に対する分割電圧に対応
する電位Ａ1 、Ａ2 、Ａ3 、Ａ4 、Ａ5 、Ａ6 およびＡ
7 が出力されて、対応するインバータ９、１２、１３、
１４、１５、１６および１７に入力される。また、ドレ
インがＮＭＯＳトランジスタ７のソースに接続されてい
るディプレション・トランジスタ８のソースとゲート
は、共に接地電位に接続されている。この場合におい
て、各ＮＭＯＳトランジスタのドレインの電位Ａ1 、Ａ
2 、Ａ3 、Ａ4 、Ａ5 、Ａ6 およびＡ7 は、それぞれの
ソース電圧に対して、各ＮＭＯＳトランジスタのスレッ
ショルド電圧だけ低い電位となっている。 この分割電
位Ａ1 、Ａ2 、Ａ3 、Ａ4 、Ａ5 、Ａ6 およびＡ7 が入
力されるインバータ９、１２、１３、１４、１５、１６
および１７においては、例えば、インバータ９の場合に
は、ＮＭＯＳトランジスタ１のソース電位Ａ1 の入力に
対応して、当該入力電位Ａ1 がインバー９の反転レベル
よりも高い場合には、出力Ｂ1 のレベルとして接地電位
“Ｌ”レベルが出力され、逆に低い場合には、電源電圧
Ｖ1 の如何に関係なく、インバータ９の出力Ｂ1 のレベ
ルは定電圧電源の電圧に対応する“Ｈ”レベルが出力さ
れる。このインバータ９の出力が“Ｌ”レベルになる
と、内部回路３７から出力される信号Ｃの如何に関わら
ず、切替回路１８に含まれるＮＡＮＤ回路１９の出力Ｄ
1 のレベルは“Ｈ”レベル、ＮＯＲ回路２１の出力Ｅ1
のレベルは“Ｌ”レベルとなり、ＰＭＯＳトランジスタ
２９およびＮＭＯＳトランジスタ３０を含む終段出力回
路２８はオフ状態となる。In FIG. 1, an NMOS transistor 1,
2, 3, 4, 5, 6 and 7 and the depletion transistor 8 are connected in series between the power supply voltage V DD and the ground potential. Potentials A 1 , A 2 , A 3 , A 4 , A 5 , A 6 and A corresponding to the divided voltage with respect to the voltage V 1
7 is output, and the corresponding inverters 9, 12, 13,
14, 15, 16 and 17. The source and the gate of the depletion transistor 8 whose drain is connected to the source of the NMOS transistor 7 are both connected to the ground potential. In this case, the potentials A 1 and A 1 at the drain of each NMOS transistor
2 , A 3 , A 4 , A 5 , A 6 and A 7 have potentials lower than the respective source voltages by the threshold voltage of each NMOS transistor. Inverter The divided potential A 1, A 2, A 3 , A 4, A 5, A 6 and A 7 are input 9,12,13,14,15,16
And 17, for example, in the case of the inverter 9, when the input potential A 1 is higher than the inversion level of the invar 9 in response to the input of the source potential A 1 of the NMOS transistor 1, the output B 1 is as level output ground potential "L" level and the low Conversely, regardless of whether or not the power supply voltage V 1, the level of the output B 1 of the inverter 9 corresponds to the voltage of the constant voltage power source "H" The level is output. When the output of the inverter 9 goes to “L” level, the output D of the NAND circuit 19 included in the switching circuit 18 regardless of the signal C output from the internal circuit 37.
The level of 1 is the “H” level, and the output E 1 of the NOR circuit 21 is
Becomes "L" level, and the final stage output circuit 28 including the PMOS transistor 29 and the NMOS transistor 30 is turned off.

【００１０】また、ＮＭＯＳトランジスタ１のソース電
位Ａ1 の入力に対応して、当該入力電位Ａ1 がインバー
９の反転レベルよりも低い場合には、電源電圧Ｖ1 の如
何に関係なく、インバータ９の出力Ｂ1 のレベルは
“Ｈ”レベルとなる。この場合において、内部回路３７
より出力される信号Ｃが“Ｈ”レベルの時には、ＮＡＮ
Ｄ回路１９の出力Ｄ1およびＮＯＲ回路２１の出力Ｅ1
のレベルは共に“Ｌ”レベルとなり、ＰＭＯＳトランジ
スタ２９はオン状態、ＮＭＯＳトランジスタ３０はオフ
状態となって、終段出力回路２８からは、内部回路３７
より出力される信号Ｃと同一の“Ｈ”レベルが出力され
る。また、内部回路３７より出力される信号Ｃが“Ｌ”
レベルの時には、ＮＡＮＤ回路１９の出力Ｄ1 およびＮ
ＯＲ回路２１の出力Ｅ1 のレベルは共に“Ｈ”レベルと
なり、ＰＭＯＳトランジスタ２９はオフ状態、ＮＭＯＳ
トランジスタ３０はオン状態となって、終段出力回路２
８からは、内部回路３７より出力される信号Ｃと同一の
“Ｌ”レベルが出力される。When the input potential A 1 is lower than the inversion level of the invar 9 in response to the input of the source potential A 1 of the NMOS transistor 1, the inverter 9 does not depend on the power supply voltage V 1. level of the output B 1 represents the "H" level. In this case, the internal circuit 37
When the output signal C is at the “H” level, NAN
The output D 1 of the D circuit 19 and the output E 1 of the NOR circuit 21
Are both at "L" level, the PMOS transistor 29 is turned on, the NMOS transistor 30 is turned off, and the internal circuit 37 is output from the final stage output circuit 28.
Thus, the same "H" level as signal C output is output. The signal C output from the internal circuit 37 is "L".
At the time of the level, the outputs D 1 and N of the NAND circuit 19 are
Level of the output E 1 of the OR circuit 21 becomes both "H" level, PMOS transistor 29 is turned off, NMOS
The transistor 30 is turned on, and the final stage output circuit 2
8 outputs the same “L” level as the signal C output from the internal circuit 37.

【００１１】一例として、ＮＭＯＳトランジスタ１のし
きい値電圧ＶTN1＝０．７Ｖ、定電圧電源が供給される
インバータ９、１２〜１７の反転レベルをＶT ＝３Ｖと
する。電源電圧Ｖ1 の電圧がＶ1 ＝７Ｖの場合には、Ｎ
ＭＯＳトランジスタ１の出力Ａ1 の電圧は、ＶA1＝Ｖ1
−ＶTN1 ＝６．３Ｖとなる。同様に、ＮＭＯＳトランジ
スタ２の出力Ａ2 の電圧は、ＶA2＝ＶA1−ＶTN2 ＝５．
６Ｖとなり、以下同様にして、ＶA3＝４．９Ｖ、ＶA4＝
４．２Ｖ、ＶA5＝３．５Ｖ、ＶA6＝２．８Ｖという具合
に低下してゆく。これらのＮＭＯＳトランジスタ１〜５
の出力電圧Ｖ1 〜Ｖ5 の電位は、定電圧電源が供給され
るインバータ９、１２〜１５の反転レベルよりも高いた
め、これらのインバータ９、１２〜１５の出力Ｂ1 〜Ｂ
5 のレベルは“Ｌ”レベルとして出力される。また、Ｎ
ＭＯＳトランジスタ６および７の出力Ａ6 およびＡ7 の
レベルは、それぞれインバータ１６および１７の反転レ
ベルよりも低いため、これらのインバータ１６および１
７の出力Ｂ6 およびＢ7 のレベルは“Ｈ”レベルとして
出力される。従って、この例の場合には、終段出力回路
２８、３１〜３６において、終段出力回路３５および３
６のみがオン状態となり、他の終段出力回路は全てオフ
状態となる。As an example, it is assumed that the threshold voltage V TN1 of the NMOS transistor 1 is 0.7 V, and the inversion level of the inverters 9 and 12 to 17 to which constant voltage power is supplied is V T = 3 V. When the voltage of the power supply voltage V 1 is V 1 = 7 V, N
The voltage at the output A 1 of the MOS transistor 1, V A1 = V 1
-V TN1 = 6.3V. Similarly, the voltage at the output A 2 of the NMOS transistor 2, V A2 = V A1 -V TN2 = 5.
6 V, V A3 = 4.9 V, V A4 =
4.2V, VA5 = 3.5V, VA6 = 2.8V. These NMOS transistors 1 to 5
The potential of the output voltage V 1 ~V 5, higher than the inversion level of the inverter 9,12～15 the constant-voltage power supply is supplied, the output B 1 .about.B of these inverters 9,12～15
The level of 5 is output as "L" level. Also, N
Since the levels of outputs A 6 and A 7 of MOS transistors 6 and 7 are lower than the inversion levels of inverters 16 and 17, respectively, these inverters 16 and 1
Level of the output of B 6 and B 7 of 7 is outputted as "H" level. Therefore, in the case of this example, the last-stage output circuits 35 and 3
Only 6 is turned on, and all the other final stage output circuits are turned off.

【００１２】また、電源電圧Ｖ1 の電圧がＶ1 ＝５Ｖの
場合には、ＶA1＝Ｖ1 −ＶTN1 ＝４．３Ｖ、ＶA2＝３．
６Ｖ、ＶA3＝２．９Ｖ、ＶA4＝２．２Ｖ、ＶA5＝１．５
Ｖ、ＶA6＝０．８Ｖとなり、ＮＭＯＳトランジスタ１お
よび２の出力Ａ1 およびＡ2 は、インバータ９および１
２の反転レベルよりも高く、従って、インバータ９およ
び１２の出力Ｂ1 およびＢ2 のレベルは“Ｌ”レベルと
なり、終段出力回路２８および３１はオフ状態となる。
また、ＮＭＯＳトランジスタ３〜７の出力Ａ3 〜Ａ7 の
レベルは、それぞれ対応するインバータの反転レベルよ
りも低いため、インバータ１３〜１７の出力Ｂ3 〜Ｂ7
は“Ｈ”レベルとなり、従って、それぞれのインバータ
に対応する終段出力回路３２〜３６は、全てオン状態と
なる。When the power supply voltage V 1 is V 1 = 5 V, V A1 = V 1 −V TN1 = 4.3 V and V A2 = 3.
6V, V A3 = 2.9V, V A4 = 2.2V, V A5 = 1.5
V, V A6 = 0.8 V, and the outputs A 1 and A 2 of the NMOS transistors 1 and 2 are connected to the inverters 9 and 1 respectively.
Therefore, the levels of the outputs B 1 and B 2 of the inverters 9 and 12 become “L” level, and the final stage output circuits 28 and 31 are turned off.
The level of the output A 3 to A 7 of the NMOS transistor 3-7 is lower than the inversion level of the corresponding inverter, the output of the inverter 13 to 17 B 3 .about.B 7
Attains an "H" level, so that the final-stage output circuits 32 to 36 corresponding to the respective inverters are all turned on.

【００１３】上述のように、電源電圧Ｖ1 の電圧が高い
場合には終段出力回路のサイズは小さくなり、また低い
場合には終段出力回路のサイズが大きくなるような構成
となっている。[0013] As described above, when the voltage of the power supply voltage V 1 is high, has a final stage size of the output circuit is reduced, also the size of the final stage output circuit if it is lower, such as larger structure .

【００１４】図２は、本発明の第２の実施例を示すブロ
ック図である。図２に示されるように、本実施例は、内
部回路６５に対応して、それぞれ抵抗値Ｒ1、Ｒ2 、Ｒ
3 、Ｒ4 、Ｒ5 、Ｒ6 、Ｒ7 およびＲ8 を有する抵抗３
８〜４５と、ＮＡＮＤ回路４７、インバータ４８および
ＮＯＲ回路４９を含む切替回路４６と、この切替回路４
６と同一構成内容を有する切替回路５０〜５５と、ＰＭ
ＯＳトランジスタ５７およびＮＭＯＳトランジスタ５８
を含む終段出力回路５６と、この終段出力回路５６と同
一構成内容を有する終段出力回路５９〜６４とを備えて
構成される。FIG. 2 is a block diagram showing a second embodiment of the present invention. As shown in FIG. 2, in the present embodiment, the resistance values R 1 , R 2 , R
3, R 4, R 5, R6 , Resistors having R 7 and R 8 3
8 to 45, a switching circuit 46 including a NAND circuit 47, an inverter 48, and a NOR circuit 49;
6, switching circuits 50 to 55 having the same configuration as in FIG.
OS transistor 57 and NMOS transistor 58
And final stage output circuits 59 to 64 having the same configuration as the final stage output circuit 56.

【００１５】図２において、抵抗１、２、３、４、５、
６、７および８は、電源電圧Ｖ1 と接地電位との間に直
列に接続されており、各抵抗の接続点における電源電圧
Ｖ1 に対する分割電圧Ｆ1 、Ｆ2 、Ｆ3 、Ｆ4 、Ｆ5 、
Ｆ6 、Ｆ7 およびＦ8 は、それぞれ対応する切替回路４
６、５０、５１、５２、５３、５４および５５に入力さ
れる。また、内部回路６５より出力される信号Ｃも、各
切替回路に入力されている。例えば、切替回路４６の場
合には、電圧Ｆ1 の入力に対応して、定電圧電源が供給
されて形成されるインバータ４８により、電圧Ｆ1 のレ
ベルは反転されてＮＡＮＤ回路４７に入力されるととも
に、電圧Ｆ1 のレベルは、直接ＮＯＲ回路４９の一方の
入力端に入力される。また、内部回路６５より出力され
る信号Ｃは、ＮＡＮＤ回路４７およびＮＯＲ回路４９の
他の入力端に入力されており、ＮＡＮＤ回路４７よりは
出力Ｇ1 が出力され、またＮＯＲ回路４９よりは出力Ｈ
1 が出力されて、終段出力回路５６に入力される。以
下、切替回路５０〜５５および対応する終段出力回路５
９〜６４においても同様である。In FIG. 2, resistors 1, 2, 3, 4, 5,
6, 7 and 8, the power supply voltage is connected in series between V 1 and the ground potential, divided voltage F 1 with respect to the power supply voltages V 1 at the connection point of the resistors, F 2, F 3, F 4, F 5 ,
F 6 , F 7 and F 8 are the corresponding switching circuits 4
6, 50, 51, 52, 53, 54 and 55. The signal C output from the internal circuit 65 is also input to each switching circuit. For example, in the case of the switching circuit 46, in response to the input of the voltage F 1, the inverter 48 is a constant voltage source is formed by supplying, the level of the voltage F 1 is input is inverted to NAND circuit 47 At the same time, the level of the voltage F 1 is directly input to one input terminal of the NOR circuit 49. The signal C output from the internal circuit 65 is input to the other input terminals of the NAND circuit 47 and the NOR circuit 49, the output G 1 is output from the NAND circuit 47, and the output G 1 is output from the NOR circuit 49. H
1 is output and input to the final stage output circuit 56. Hereinafter, switching circuits 50 to 55 and corresponding final-stage output circuit 5
The same applies to 9 to 64.

【００１６】分割電位Ｆ1 、Ｆ2 、Ｆ3 、Ｆ4 、Ｆ5 、
Ｆ6 、Ｆ7 およびＦ8の各電圧レベルは、それぞれの抵
抗値Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 、Ｒ5 、Ｒ6 、Ｒ7 および
Ｒ8 の抵抗比により設定される。切替回路４６の場合、
電位Ｆ1 の電圧レベルが、インバータ４８の反転レベル
より高い場合には、接地電位の“Ｌ”レベルがインバー
タ４８より出力されてＮＡＮＤ回路４７に入力され、逆
に低い場合には、電源電圧Ｖ1 の如何に関係なく、イン
バータの出力レベルは定電圧電源の電位に対応する
“Ｈ”レベルとなる。インバータ４８の出力が“Ｌ”レ
ベルになると、内部回路６５より出力される信号Ｃに関
係なく、ＮＡＮＤ回路４７の出力Ｇ1 のレベルは“Ｈ”
レベルとなり、終段出力回路５６に含まれるＰＭＯＳト
ランジスタ５７はオフ状態となり、逆に、インバータ４
８の出力レベルが“Ｈ”レベルになると、ＮＡＮＤ回路
４７の出力Ｇ1 のレベルは、内部回路６５より出力され
る信号Ｃが反転された電位レベルとなる。定電圧電源が
供給されて形成されるＮＯＲ回路４９においては、電位
Ｆ1 のレベルが反転レベルよりも高い場合、出力Ｈ1 と
して接地電位の“Ｌ”レベルが出力され、終段出力回路
５６のＮＭＯＳトランジスタ５８はオフ状態となる。逆
に、電位Ｆ1 のレベルが反転レベルよりも低い場合に
は、出力Ｈ1 としては、内部回路６５より出力される信
号Ｃの反転された電位が出力される。The divided potentials F 1 , F 2 , F 3 , F 4 , F 5 ,
The respective voltage levels of F 6 , F 7 and F 8 correspond to the respective resistance values R 1 , R 2 , R 3 , R 4 , R 5 , R 6 It is set by the resistance ratio of R 7 and R 8. In the case of the switching circuit 46,
When the voltage level of potential F 1 is higher than the inversion level of inverter 48, the “L” level of the ground potential is output from inverter 48 and input to NAND circuit 47, and when low, power supply voltage V Regardless of the value of 1 , the output level of the inverter becomes an "H" level corresponding to the potential of the constant voltage power supply. When the output of the inverter 48 becomes “L” level, the level of the output G 1 of the NAND circuit 47 becomes “H” regardless of the signal C output from the internal circuit 65.
Level, and the PMOS transistor 57 included in the final-stage output circuit 56 is turned off.
When 8 output level becomes "H" level, the level of the output G 1 of the NAND circuit 47 becomes the potential level signal C outputted from the internal circuit 65 is inverted. In the NOR circuit 49 formed by supplying the constant voltage power supply, when the level of the potential F 1 is higher than the inversion level, the “H” level of the ground potential is output as the output H 1 . The NMOS transistor 58 is turned off. Conversely, when the level of the potential F 1 is lower than the inversion level, an inverted potential of the signal C output from the internal circuit 65 is output as the output H 1 .

【００１７】例えば、インバータ４８とＮＯＲ回路４９
の反転レベルを３Ｖとし、抵抗３８〜４５が全て同一抵
抗値を有するものとすると、電源電圧Ｖ1 ＝７Ｖの場
合、抵抗３８と３９の接続点の電位Ｆ1 の電圧ＶF1は、
ＶF1＝Ｖ1 −Ｖ1 ／８＝６．１２５Ｖとなる。以下同様
にして、各抵抗接続点の電位は、それぞれＶF2＝５．２
５Ｖ、ＶF3＝４．３７５Ｖ、ＶF4＝３．５Ｖ、ＶF5＝
２．６２５Ｖ、ＶF6＝１．７５Ｖ、ＶF7＝０．８７５Ｖ
と順次低下してゆく。この場合、電位Ｆ1 〜Ｆ4 の電圧
レベルは、それぞれ対応する切替回路４６、５０、５
１、５２および５３に含まれるインバータおよびＮＯＲ
回路の反転レベルよりも高いため、それぞれのインバー
タならびにＮＯＲ回路より出力されるレベルは“Ｌ”レ
ベルとなる。従って、各切替回路の出力Ｇ1 〜Ｇ4 は
“Ｈ”レベル、Ｈ1 〜Ｈ4 は“Ｌ”レベルとなって、そ
れぞれの終段出力回路５６、５９、６０および６１は、
全てオフ状態となる。また、電位Ｆ5 〜Ｆ7 の電圧レベ
ルは、それぞれ対応する切替回路５３、５４および５５
に含まれるインバータおよびＮＯＲ回路の反転レベルよ
りも低いため、それぞれのインバータならびにＮＯＲ回
路の出力レベルは“Ｈ”レベルとなる。従って、それぞ
れの終段出力回路５６、５９、６０および６１はオン状
態となり、これらの終段出力回路からは、それぞれ内部
回路６５より出力される信号Ｃと同レベルの電位が出力
される。For example, an inverter 48 and a NOR circuit 49
Is assumed to be 3 V, and the resistors 38 to 45 all have the same resistance value. When the power supply voltage V 1 = 7 V, the voltage V F1 of the potential F 1 at the connection point between the resistors 38 and 39 becomes
V F1 = V 1 −V 1 /8=6.125 V Similarly, the potential of each resistance connection point is V F2 = 5.2.
5V, V F3 = 4.375V, V F4 = 3.5V, V F5 =
2.625V, V F6 = 1.75V, V F7 = 0.875V
And it gradually decreases. In this case, the voltage levels of the potentials F 1 to F 4 are respectively set to the corresponding switching circuits 46, 50, 5
Inverter and NOR included in 1, 52 and 53
Since the level is higher than the inversion level of the circuit, the level output from each inverter and the NOR circuit becomes “L” level. Accordingly, the outputs G 1 to G 4 of the respective switching circuits are at “H” level, and the outputs H 1 to H 4 are at “L” level, and the respective final-stage output circuits 56, 59, 60 and 61
All are turned off. Further, the voltage level of potential F 5 to F 7, respectively corresponding switching circuits 53, 54 and 55
, Are lower than the inversion levels of the inverter and the NOR circuit, the output levels of the respective inverters and the NOR circuit become “H” level. Therefore, each of the final-stage output circuits 56, 59, 60 and 61 is turned on, and these final-stage output circuits output the same potential as the signal C output from the internal circuit 65, respectively.

【００１８】次に、電源電圧Ｖ1 ＝５Ｖの場合には、電
位Ｆ1 〜Ｆ7 の電圧レベルは、それぞれＶF1＝４．３７
５Ｖ、ＶF2＝３．７５Ｖ、ＶF3＝３．１２５Ｖ、ＶF4＝
２．５Ｖ、ＶF5＝１．８７５Ｖ、ＶF6＝１．２５Ｖ、Ｖ
F7＝０．６７５Ｖとなる。この場合には、終段出力回路
５６、５９および６０は全てオフ状態となり、終段出力
回路６１、６２、６３および６４は全てオン状態となっ
て、前述の第１の実施例の場合と同様な結果が得られ
る。Next, when the power supply voltage V 1 = 5 V, the voltage levels of the potentials F 1 to F 7 are respectively V F1 = 4.37.
5 V, V F2 = 3.75 V, V F3 = 3.125 V, V F4 =
2.5V, V F5 = 1.875V, V F6 = 1.25V, V
F7 = 0.675V. In this case, all of the last-stage output circuits 56, 59 and 60 are turned off, and all of the last-stage output circuits 61, 62, 63 and 64 are turned on, similar to the case of the above-described first embodiment. Results are obtained.

【００１９】[0019]

【発明の効果】以上説明したように、本発明は、電源電
圧の入力レベルに対応して、終段出力回路の能力を修正
する手段を備えることにより、電源電圧上昇時における
ノイズの発生を抑制して、当該ノイズによる内部回路に
おける誤動作およびアクセスタイムの悪化を防止するこ
とができるという効果がある。As described above, the present invention suppresses the occurrence of noise when the power supply voltage rises by providing means for correcting the capability of the final stage output circuit in accordance with the input level of the power supply voltage. As a result, it is possible to prevent malfunction of the internal circuit and deterioration of the access time due to the noise.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】本発明の第２実施例を示すブロック図である。FIG. 2 is a block diagram showing a second embodiment of the present invention.

【図３】従来例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

１〜７、１１、３０、５８、７０ ＰＭＯＳトランジ
スタ ８ ディプレション・トランジスタ ９、１２〜１７、２０、４８、６６、６７ インバー
タ １０、２９、５７、６９ ＰＭＯＳトランジスタ １８、２２〜２７、４６、５０〜５５ 切替回路 １９、４７ ＮＡＮＤ回路 ２１、４９ ＮＯＲ回路 ２８、３１〜３６、５６、５９〜６４、６８ 終段出
力回路1-7,11,30,58,70 PMOS transistor 8 Depletion transistor 9,12-17,20,48,66,67 Inverter 10,29,57,69 PMOS transistor 18,22-27,46, 50-55 Switching circuit 19, 47 NAND circuit 21, 49 NOR circuit 28, 31-36, 56, 59-64, 68 Final stage output circuit

フロントページの続き (56)参考文献 特開 平３−178218（ＪＰ，Ａ) 特開 平３−160818（ＪＰ，Ａ) 特開 昭63−99615（ＪＰ，Ａ) 特開 昭60−170320（ＪＰ，Ａ) 特開 平４−371023（ＪＰ，Ａ)Continuation of front page (56) References JP-A-3-178218 (JP, A) JP-A-3-160818 (JP, A) JP-A-63-99615 (JP, A) JP-A-60-170320 (JP, A) , A) JP-A-4-371023 (JP, A)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ドレインとゲートがそれぞれ個別に共通
接続され、所定の高電位電源と接地電位との間に直列に
接続されるＮ（正整数）個のＮＭＯＳトランジスタおよ
び１個のディプレション・トランジスタと、 所定の定電圧電源の供給を受けて作動するとともに、そ
れぞれ個別に、対応する前記ＮＭＯＳトランジスタの接
続点の電位を入力して、それぞれの電位を反転して出力
するＮ個の第１のインバータと、 所定の定電圧電源の供給を受けて作動するとともに、所
定の内部回路より出力される信号と、それぞれ個別に、
対応する前記第１のインバータの出力レベルとを入力
し、前記高電位電源の変動に対応して、前記信号の反転
信号および第１の制御用レベル信号を含む第１の組合せ
信号か、または第２および第３の制御用レベル信号を含
む第２の組合せ信号の何れかを、それぞれ個別に出力す
るＮ個の切替回路と、 それぞれ個別に、対応する前記切替回路の第１および第
２の組合せ信号を受けて、第１の組合せ信号が入力され
る場合においてのみ、前記内部回路から出力される信号
を出力するように作用する終段出力回路と、 を備えることを特徴とする出力バッファ。A drain and a gate are individually and commonly connected, respectively, and N (positive integer) NMOS transistors and one depletion transistor are connected in series between a predetermined high potential power supply and a ground potential. The transistors operate in response to the supply of a predetermined constant voltage power supply, and individually receive the potentials at the connection points of the corresponding NMOS transistors, invert the respective potentials, and output N first outputs. And an inverter that operates upon receiving a supply of a predetermined constant-voltage power, and a signal output from a predetermined internal circuit, respectively,
And a corresponding output level of the first inverter, and a first combination signal including an inverted signal of the signal and a first control level signal in response to a change in the high potential power supply, or N switching circuits that individually output any of the second combination signals including the second and third control level signals, and first and second combinations of the switching circuits respectively corresponding to the N switching circuits. And a final-stage output circuit operable to output a signal output from the internal circuit only when a first combination signal is input in response to a signal. 【請求項２】 所定の高電位電源と接地電位との間に直
列に接続されるＮ（正整数）個の抵抗と、 所定の定電圧電源の供給を受けて作動するとともに、所
定の内部回路より出力される信号と、それぞれ個別に、
対応する前記抵抗の接続点の電位レベルとを入力し、前
記高電位電源の変動に対応して、前記信号の反転信号お
よび第１の制御用レベル信号を含む第１の組合せ信号
か、または第２および第３の制御用レベル信号を含む第
２の組合せ信号の何れかを、それぞれ個別に出力するＮ
個の切替回路と、 それぞれ個別に、対応する前記切替回路の第１および第
２の組合せ信号を受けて、第１の組合せ信号が入力され
る場合においてのみ、前記内部回路から出力される信号
を出力するように作用する終段出力回路と、 を備えることを特徴とする出力バッファ。2. An N (positive integer) number of resistors connected in series between a predetermined high-potential power supply and a ground potential; From the output signal,
And a potential level at a connection point of the corresponding resistor, and a first combination signal including an inverted signal of the signal and a first control level signal, or N that individually outputs any of the second combination signals including the second and third control level signals
Switching circuits, each of which individually receives the first and second combination signals of the corresponding switching circuit, and outputs the signal output from the internal circuit only when the first combination signal is input. An output buffer, comprising: a final stage output circuit operative to output. 【請求項３】 前記切替回路が、 所定の定電圧電源の供給を受けて作動し、前記第１のイ
ンバータの出力レベルまたは前記抵抗の接続点の電位レ
ベルを入力して、当該レベルを反転して出力する第２の
インバータと、 所定の定電圧電源の供給を受けて作動し、前記第２のイ
ンバータの出力レベルと、前記内部回路から出力される
信号との論理和をとり、且つ反転して出力するＮＯＲ回
路と、 前記第１のインバータの出力レベルまたは前記抵抗の接
続点の電位レベルと、前記内部回路から出力される信号
との論理積をとり、且つ反転して出力するＮＡＮＤ回路
と、 を備えることを特徴とする請求項１および２記載の出力
バッファ。3. The switching circuit operates in response to a supply of a predetermined constant voltage power supply, and inputs an output level of the first inverter or a potential level of a connection point of the resistor, and inverts the level. And a second inverter that outputs an output of the second inverter and operates at a supply of a predetermined constant-voltage power supply, performs an OR operation on an output level of the second inverter and a signal output from the internal circuit, and inverts. A NOR circuit that takes a logical product of an output level of the first inverter or a potential level of a connection point of the resistor and a signal output from the internal circuit, and inverts and outputs the result. The output buffer according to claim 1, comprising:
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