JPH05113896A - 誤り検出回路 - Google Patents
誤り検出回路Info
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- JPH05113896A JPH05113896A JP3275866A JP27586691A JPH05113896A JP H05113896 A JPH05113896 A JP H05113896A JP 3275866 A JP3275866 A JP 3275866A JP 27586691 A JP27586691 A JP 27586691A JP H05113896 A JPH05113896 A JP H05113896A
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- crc
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Abstract
(57)【要約】
【目的】 例えば、データ処理システムにおいて使用す
る誤り検出回路に関し、誤り検出回路の規模の削減を図
ることを目的とする。 【構成】 第１，第２のデータ列および第１´，第２´
のデータ列に対してＣＲＣ演算を行って誤りを検出する
誤り検出回路において、該第１，第２のデータ列中の同
じビット位置のデータが同時に入力するが、入力したデ
ータ量が２×２ｍビットになる度に、該２×２ｍビット
のデータに対して該所定の生成多項式を用いて余りを求
める第１のＣＲＣ演算手段4 と、該第１´，第２´のデ
ータ列に対して、それぞれ４ｍビット毎に該所定の生成
多項式を用いて余りを求める第１´，第２´のＣＲＣ演
算手段5, 6を設け、該第１のＣＲＣ演算手段で得た余り
と、該第１´のＣＲＣ演算手段で得た余りと該第２´の
ＣＲＣ演算手段で得た余りとを比較して誤りの有無を検
出するように構成する。
る誤り検出回路に関し、誤り検出回路の規模の削減を図
ることを目的とする。 【構成】 第１，第２のデータ列および第１´，第２´
のデータ列に対してＣＲＣ演算を行って誤りを検出する
誤り検出回路において、該第１，第２のデータ列中の同
じビット位置のデータが同時に入力するが、入力したデ
ータ量が２×２ｍビットになる度に、該２×２ｍビット
のデータに対して該所定の生成多項式を用いて余りを求
める第１のＣＲＣ演算手段4 と、該第１´，第２´のデ
ータ列に対して、それぞれ４ｍビット毎に該所定の生成
多項式を用いて余りを求める第１´，第２´のＣＲＣ演
算手段5, 6を設け、該第１のＣＲＣ演算手段で得た余り
と、該第１´のＣＲＣ演算手段で得た余りと該第２´の
ＣＲＣ演算手段で得た余りとを比較して誤りの有無を検
出するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、データ処理シ
ステムにおいて使用する誤り検出回路に関するものであ
る。
ステムにおいて使用する誤り検出回路に関するものであ
る。
【０００２】例えば、２系列のデータに対して所定の生
成多項式を用いてCRC 演算を行って余りを求めた後、こ
の２系列のデータを並び換えて、再び、上記の生成多項
式でCRC 演算を行って余りを求める。そして、並び換え
の際に誤りが発生しなかった時、この２系列のデータに
対して演算処理を行う場合がある。
成多項式を用いてCRC 演算を行って余りを求めた後、こ
の２系列のデータを並び換えて、再び、上記の生成多項
式でCRC 演算を行って余りを求める。そして、並び換え
の際に誤りが発生しなかった時、この２系列のデータに
対して演算処理を行う場合がある。
【０００３】この時、CRC 演算を行って誤りを検出す
る、誤り検出回路の規模の削減を図ることが要望されて
いる。
る、誤り検出回路の規模の削減を図ることが要望されて
いる。
【０００４】
【従来の技術】図７は従来例の構成図、図８は図７の動
作説明図で、(A) はCRC 演算器のブロック図の一例、
(B) は並べ換え前後のデータ列説明図で、は並べ換え
前のデータ列、は並べ換え後のデータ列である。
作説明図で、(A) はCRC 演算器のブロック図の一例、
(B) は並べ換え前後のデータ列説明図で、は並べ換え
前のデータ列、は並べ換え後のデータ列である。
【０００５】以下、データのビット構成が 16 ビットと
して、図８を参照して図７の動作を説明する。なお、CR
C 演算する際の生成多項式はx4 ＋x ＋1 とする。先
ず、図８(B) のに示す様に、偶数ビットで構成された
第１のデータ列 d0と奇数ビットで構成された第２のデ
ータ列 d1 が並び換え部分17に入力する。
して、図８を参照して図７の動作を説明する。なお、CR
C 演算する際の生成多項式はx4 ＋x ＋1 とする。先
ず、図８(B) のに示す様に、偶数ビットで構成された
第１のデータ列 d0と奇数ビットで構成された第２のデ
ータ列 d1 が並び換え部分17に入力する。
【０００６】並び換え部分は図８(B) のに示す様に、
第１´のデータ列は０ビット目から７ビット目までが順
次, 並ぶ様に、第２´のデータ列は８ビット目から15ビ
ット目までが順次, 並ぶ様に並び換えして出力する。こ
こで、第１´，第２´のデータd0´, d1´は並び換え後
のデータ列とする。
第１´のデータ列は０ビット目から７ビット目までが順
次, 並ぶ様に、第２´のデータ列は８ビット目から15ビ
ット目までが順次, 並ぶ様に並び換えして出力する。こ
こで、第１´，第２´のデータd0´, d1´は並び換え後
のデータ列とする。
【０００７】さて、CRC 演算は４ビットのデータに対し
て行う様になっているので、CRC 演算器11はデータa0,
a2, a4, a6が入力した時、このデータに対応する符号多
項式を上記の生成多項式で割って余りS0を求め、これを
ラッチ13に格納する。
て行う様になっているので、CRC 演算器11はデータa0,
a2, a4, a6が入力した時、このデータに対応する符号多
項式を上記の生成多項式で割って余りS0を求め、これを
ラッチ13に格納する。
【０００８】そして、引き続き入力するデータa8, a10,
a12, a14 に対しても余りS1を求めてラッチ14に格納す
るが、この演算を繰り返す。また、CRC 演算器12は第２
のデータ列に対して、上記と同様に４ビットずつCRC 演
算を行って、余りS2, S3をラッチ15, 16に格納する。
a12, a14 に対しても余りS1を求めてラッチ14に格納す
るが、この演算を繰り返す。また、CRC 演算器12は第２
のデータ列に対して、上記と同様に４ビットずつCRC 演
算を行って、余りS2, S3をラッチ15, 16に格納する。
【０００９】なお、各CRC 演算器は、４個のフリップフ
ロップと２個のEX-Oゲートを図８(A) に示す様に接続す
ることにより、入力データをx4＋x ＋１の生成多項式で
割算する構成になるが、４ビットの余りは各フリップフ
ロップの入力側から取り出される（図中の矢印）。
ロップと２個のEX-Oゲートを図８(A) に示す様に接続す
ることにより、入力データをx4＋x ＋１の生成多項式で
割算する構成になるが、４ビットの余りは各フリップフ
ロップの入力側から取り出される（図中の矢印）。
【００１０】一方、並び換え部分から送出される２列の
データd0´,d1 ´に対しては、入力側と同じデータ群に
対してCRC 演算しなければ、比較することができない。
そこで、図８(B) のに示す様に、データ列d0´に対し
ては、CRC 演算器21,22で交互に４ビットのデータを取
り込ませる様にするので、前者は偶数ビット目のCRC 演
算を、後者は奇数ビット目のCRC 演算を行う。
データd0´,d1 ´に対しては、入力側と同じデータ群に
対してCRC 演算しなければ、比較することができない。
そこで、図８(B) のに示す様に、データ列d0´に対し
ては、CRC 演算器21,22で交互に４ビットのデータを取
り込ませる様にするので、前者は偶数ビット目のCRC 演
算を、後者は奇数ビット目のCRC 演算を行う。
【００１１】これにより、CRC 演算器21は余りS0´を、
CRC 演算器22は余りS1´を対応するラッチ25,26に格納
する。また、データ列d1´に対しては、CRC 演算器23は
偶数ビット目のCRC 演算を行って余りS2´をラッチ27に
格納し、CRC 演算器24は奇数ビット目のCRC 演算を行っ
て余りS3´をラッチ28に格納する。
CRC 演算器22は余りS1´を対応するラッチ25,26に格納
する。また、データ列d1´に対しては、CRC 演算器23は
偶数ビット目のCRC 演算を行って余りS2´をラッチ27に
格納し、CRC 演算器24は奇数ビット目のCRC 演算を行っ
て余りS3´をラッチ28に格納する。
【００１２】そして、S0とS0´, S1とS1´, ・・との一
致/ 不一致を比較するが、並び換えが正しく行われてい
れば、並び換えの前後の余りは等しい。
致/ 不一致を比較するが、並び換えが正しく行われてい
れば、並び換えの前後の余りは等しい。
【００１３】
【発明が解決しようとする課題】ここで、図７に示す様
に、誤り検出回路の構成として、CRC 演算器が６個，ラ
ッチが８個必要となり、回路規模が大きくなると云う問
題がある。
に、誤り検出回路の構成として、CRC 演算器が６個，ラ
ッチが８個必要となり、回路規模が大きくなると云う問
題がある。
【００１４】本発明は誤り検出回路の規模の削減を図る
ことを目的とする。
ことを目的とする。
【００１５】
【課題を解決するための手段】図１は第１，第２の本発
明の原理構成図である。図中、17は第１，第２のデータ
列，相互間でデータの並び換えを行って、８ｍビット構
成のデータ列のうち、前半の４ｍビットで構成した第１
´のデータ列と後半の４ｍビットで構成した第２´のデ
ータ列に変換する並び換え部分である。
明の原理構成図である。図中、17は第１，第２のデータ
列，相互間でデータの並び換えを行って、８ｍビット構
成のデータ列のうち、前半の４ｍビットで構成した第１
´のデータ列と後半の４ｍビットで構成した第２´のデ
ータ列に変換する並び換え部分である。
【００１６】また、４は第１，第２のデータ列中の同じ
ビット位置のデータが同時に入力するが、入力したデー
タ量が２×２ｍビットになる度に、該２×２ｍビットの
データに対して所定の生成多項式を用いて余りを求める
第１のＣＲＣ演算手段、５，６は第１´，第２´のデー
タ列に対して、それぞれ４ｍビット毎に該所定の生成多
項式を用いて余りを求める第１´，第２´のＣＲＣ演算
手段である。
ビット位置のデータが同時に入力するが、入力したデー
タ量が２×２ｍビットになる度に、該２×２ｍビットの
データに対して所定の生成多項式を用いて余りを求める
第１のＣＲＣ演算手段、５，６は第１´，第２´のデー
タ列に対して、それぞれ４ｍビット毎に該所定の生成多
項式を用いて余りを求める第１´，第２´のＣＲＣ演算
手段である。
【００１７】そして、第１の本発明は、第１のＣＲＣ演
算手段で得た余りと、該第１´のＣＲＣ演算手段で得た
余りと該第２´のＣＲＣ演算手段で得た余りとを比較し
て誤りの有無を検出する。
算手段で得た余りと、該第１´のＣＲＣ演算手段で得た
余りと該第２´のＣＲＣ演算手段で得た余りとを比較し
て誤りの有無を検出する。
【００１８】第２の本発明は、上記所定の生成多項式が
ｘ4 ＋x ＋１の場合、該第１のＣＲＣ演算手段が、第１
のフリップフロップに、第１のデータ列と第３のフリッ
プフロップの出力とを第１の排他的論理和ゲートを介し
て加え、第２のフリップフロップに、第２のデータ列と
第３，第４のフリップフロップの出力とを第２の排他的
論理和ゲートを介して加え、第３のフリップフロップ
に、第１，第４のフリップフロップの出力とを第３の排
他的論理和ゲートを介して加え、第４のフリップフロッ
プに、第２のフリップフロップの出力を加える構成にし
た。
ｘ4 ＋x ＋１の場合、該第１のＣＲＣ演算手段が、第１
のフリップフロップに、第１のデータ列と第３のフリッ
プフロップの出力とを第１の排他的論理和ゲートを介し
て加え、第２のフリップフロップに、第２のデータ列と
第３，第４のフリップフロップの出力とを第２の排他的
論理和ゲートを介して加え、第３のフリップフロップ
に、第１，第４のフリップフロップの出力とを第３の排
他的論理和ゲートを介して加え、第４のフリップフロッ
プに、第２のフリップフロップの出力を加える構成にし
た。
【００１９】
【作用】図２は図１の動作説明図で、(A) は並び換え前
のCRC 演算方法の説明図、(B)は並び換え後のCRC 演算
方法の説明図である。
のCRC 演算方法の説明図、(B)は並び換え後のCRC 演算
方法の説明図である。
【００２０】以下、図２を参照して、第１の本発明の原
理を説明する。即ち、(A) に示す様に、第１のCRC 演算
手段に、並べ換え前の第１，第２のデータ列のうち、同
じビット位置のデータを前半の４ｍビット分、例えばｍ
＝２としてa0〜a7までの８ビット分を印加して、CRC演
算を行わせて余りS0を求めた後、引き続き後半のa8〜a
15 までの8 ビット分に対して余りS1を求める。
理を説明する。即ち、(A) に示す様に、第１のCRC 演算
手段に、並べ換え前の第１，第２のデータ列のうち、同
じビット位置のデータを前半の４ｍビット分、例えばｍ
＝２としてa0〜a7までの８ビット分を印加して、CRC演
算を行わせて余りS0を求めた後、引き続き後半のa8〜a
15 までの8 ビット分に対して余りS1を求める。
【００２１】この時、第１のCRC 演算手段は、従来例と
同じ生成多項式でデータを割って余りを求める構成にす
る。一方、並び換えした後の第１，第２のデータ列は、
(B) に示す様に順番に並ぶので、第１´のCRC 演算手
段、第２´のCRC 演算手段で８ビットずつCRC 演算をさ
せて余りS0´, S1´を求め、並び換え前後の余りを比較
して誤りの有無を検出する。
同じ生成多項式でデータを割って余りを求める構成にす
る。一方、並び換えした後の第１，第２のデータ列は、
(B) に示す様に順番に並ぶので、第１´のCRC 演算手
段、第２´のCRC 演算手段で８ビットずつCRC 演算をさ
せて余りS0´, S1´を求め、並び換え前後の余りを比較
して誤りの有無を検出する。
【００２２】第２の本発明は、第１のフリップフロップ
に、第１のデータ列と第３のフリップフロップの出力と
を第１の排他的論理和ゲートを介して加え、第２のフリ
ップフロップに、第２のデータ列と第３，第４のフリッ
プフロップの出力とを第２の排他的論理和ゲートを介し
て加え、第３のフリップフロップに、第１のフリップフ
ロップの出力と第４のフリップフロップの出力とを第３
の排他的論理和ゲートを介して加え、第４のフリップフ
ロップに、第２のフリップフロップの出力を加える構成
にすることにより、後述する様に、生成多項式がｘ4＋x
＋１の第１のCRC 演算手段が実現できる。
に、第１のデータ列と第３のフリップフロップの出力と
を第１の排他的論理和ゲートを介して加え、第２のフリ
ップフロップに、第２のデータ列と第３，第４のフリッ
プフロップの出力とを第２の排他的論理和ゲートを介し
て加え、第３のフリップフロップに、第１のフリップフ
ロップの出力と第４のフリップフロップの出力とを第３
の排他的論理和ゲートを介して加え、第４のフリップフ
ロップに、第２のフリップフロップの出力を加える構成
にすることにより、後述する様に、生成多項式がｘ4＋x
＋１の第１のCRC 演算手段が実現できる。
【００２３】上記の構成により、並べ換え前後のCRC 演
算手段の個数が半減するので、誤り検出回路の規模が削
減する。
算手段の個数が半減するので、誤り検出回路の規模が削
減する。
【００２４】
【実施例】図３は第１，第２の本発明の実施例の構成
図、図４は図３中のCRC 演算器のブロック図で、(A) は
並び換え前のCRC 演算器のブロック図、(B) は並び換え
後のCRC 演算器のブロック図である。なお、図４(B) は
図８(A) と同じ構成であるが符号が異なっている。
図、図４は図３中のCRC 演算器のブロック図で、(A) は
並び換え前のCRC 演算器のブロック図、(B) は並び換え
後のCRC 演算器のブロック図である。なお、図４(B) は
図８(A) と同じ構成であるが符号が異なっている。
【００２５】図５は図３，図４の動作説明図で、(A) -
は並べ換え前の第１，第２のデータ列のパターン例、
(A)-は並べ換え後の第１，第２のデータ列のパターン
例、(B) はCRC 演算器41の動作説明図である。
は並べ換え前の第１，第２のデータ列のパターン例、
(A)-は並べ換え後の第１，第２のデータ列のパターン
例、(B) はCRC 演算器41の動作説明図である。
【００２６】図６は図３(B) の動作説明図で、(A) はCR
C演算器51の動作説明図、(B) はCRC 演算器61の動作説
明図である。ここで、CRC 演算器41, ラッチ42, 43は第
１のCRC 演算手段４の構成部分、CRC 演算器51, ラッチ
52は第１´のCRC 演算手段５の構成部分、CRC 演算器6
1, ラッチ62は第２´のCRC 演算手段６の構成部分であ
る。
C演算器51の動作説明図、(B) はCRC 演算器61の動作説
明図である。ここで、CRC 演算器41, ラッチ42, 43は第
１のCRC 演算手段４の構成部分、CRC 演算器51, ラッチ
52は第１´のCRC 演算手段５の構成部分、CRC 演算器6
1, ラッチ62は第２´のCRC 演算手段６の構成部分であ
る。
【００２７】以下、ｍ＝２として、図４〜図６を参照し
て、図３の動作を説明する。先ず、図５(A)-に示す第
１，第２のデータ列d0, d1が、並び換え部分17で並び換
えられて図５(A)-に示すデータ列d0´,d1 ´に並び換
えられる。また、第１，第２のデースタ列がCRC 演算器
41に入力する。
て、図３の動作を説明する。先ず、図５(A)-に示す第
１，第２のデータ列d0, d1が、並び換え部分17で並び換
えられて図５(A)-に示すデータ列d0´,d1 ´に並び換
えられる。また、第１，第２のデースタ列がCRC 演算器
41に入力する。
【００２８】CRC 演算器41は図４(A) に示す様な構成を
しているので、第１，第２のデータ列d0, d1のうちの１
ビット目の１１がEX-OR ゲート411, 412を介してフリッ
プフロップ( 以下, FFと省略する)414, 415 に印加する
( まだ、FFには取り込まれない) 。
しているので、第１，第２のデータ列d0, d1のうちの１
ビット目の１１がEX-OR ゲート411, 412を介してフリッ
プフロップ( 以下, FFと省略する)414, 415 に印加する
( まだ、FFには取り込まれない) 。
【００２９】そこで、各 FF の印加レベルを取り出して
いるE11, E12, E13, E14( これが４ビットの余りにな
る）のうち、E11, E12が１１となり、他は００となる
（図５(B) の時間０の行参照）。なお、初期状態では各
FFの出力は０とする。
いるE11, E12, E13, E14( これが４ビットの余りにな
る）のうち、E11, E12が１１となり、他は００となる
（図５(B) の時間０の行参照）。なお、初期状態では各
FFの出力は０とする。
【００３０】時間１で００が入力すると、時間０の時の
１１が、FF 414, 415 に取り込まれて出力するので、FF
414からの１が EX-ORゲート413 を介してFF 416に、FF
415からの１がFF 417にそれぞれ印加する。そこで、時
間１のE11, E12, E13, E14は００１１となる。
１１が、FF 414, 415 に取り込まれて出力するので、FF
414からの１が EX-ORゲート413 を介してFF 416に、FF
415からの１がFF 417にそれぞれ印加する。そこで、時
間１のE11, E12, E13, E14は００１１となる。
【００３１】時間２で０１が入力すると、FF 414からの
０とFF 417からの１とが EX-ORゲート413 に加えられる
ので、FF 416に１が印加する。そして、 415からの０が
FF 417に印加する。また、FF 416からの１と入力０とが
EX-ORゲート411 を介して１をFF 414に、FF 416からの
１とFF 417からの１と入力１とが、EX-OR ゲート412を
介して１をFF 415にそれぞれ入力する。
０とFF 417からの１とが EX-ORゲート413 に加えられる
ので、FF 416に１が印加する。そして、 415からの０が
FF 417に印加する。また、FF 416からの１と入力０とが
EX-ORゲート411 を介して１をFF 414に、FF 416からの
１とFF 417からの１と入力１とが、EX-OR ゲート412を
介して１をFF 415にそれぞれ入力する。
【００３２】そこで、時間２のE11, E12, E13, E14は１
１１０となるが、これを繰り返すことにより、図５(B)
に示す様に、時間３は００１１，時間７は１０１１とな
るが、これらの余りは対応するラッチ42, 43に格納され
る。
１１０となるが、これを繰り返すことにより、図５(B)
に示す様に、時間３は００１１，時間７は１０１１とな
るが、これらの余りは対応するラッチ42, 43に格納され
る。
【００３３】一方、図５(A)-に示す並び換え後のデー
タに対しては、第１のデータ列d0´に対応するものはCR
C 演算器51で、第２のデータ列d1´に対応するものはCR
C 演算器61で、それぞれCRC 演算を行う。
タに対しては、第１のデータ列d0´に対応するものはCR
C 演算器51で、第２のデータ列d1´に対応するものはCR
C 演算器61で、それぞれCRC 演算を行う。
【００３４】なお、CRC 演算器51, 61は図４(B) に示す
様に従来例と同じ回路構成になっており、これらは図６
(A),(B) に示す様な動作を行い８ビットのデータが入力
した時の余りS0´, S1´は、前者の場合００１１、後者
の場合１０１１となり、これらが対応するラッチ52, 62
に格納される。
様に従来例と同じ回路構成になっており、これらは図６
(A),(B) に示す様な動作を行い８ビットのデータが入力
した時の余りS0´, S1´は、前者の場合００１１、後者
の場合１０１１となり、これらが対応するラッチ52, 62
に格納される。
【００３５】そして、ラッチ42, 43に格納された余りと
ラッチ52, 62に格納された余りを比較すると一致してい
るので、並び換えによる誤りはないと判定する。即ち、
CRC 演算器及びラッチの個数が半分になり、誤り検出回
路の規模が削減された。
ラッチ52, 62に格納された余りを比較すると一致してい
るので、並び換えによる誤りはないと判定する。即ち、
CRC 演算器及びラッチの個数が半分になり、誤り検出回
路の規模が削減された。
【００３６】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、誤り検出回路の規模の削減を図ることができると云
う効果がある。
ば、誤り検出回路の規模の削減を図ることができると云
う効果がある。
【図１】第１，第２の本発明の原理構成図である。
【図２】図１の動作説明図で、(A) は並び換え前のCRC
演算方法の説明図、(B) は並び換え後のCRC 演算方法の
説明図である。
演算方法の説明図、(B) は並び換え後のCRC 演算方法の
説明図である。
【図３】第１，第２の本発明の実施例の構成図、であ
る。
る。
【図４】図３中のCRC 演算器のブロック図で、(A) は並
び換え前のCRC 演算器のブロック図、(B) は並び換え後
のCRC 演算器のブロック図である。
び換え前のCRC 演算器のブロック図、(B) は並び換え後
のCRC 演算器のブロック図である。
【図５】図３，図４の動作説明図で、(A) - は並べ換
え前の第１，第２のデータのパターン例、(A)-は並べ
換え後の第１，第２のデータのパターン例、(B) はCRC
演算器41の動作説明図である。
え前の第１，第２のデータのパターン例、(A)-は並べ
換え後の第１，第２のデータのパターン例、(B) はCRC
演算器41の動作説明図である。
【図６】図３(B) の動作説明図で、(A) はCRC 演算器51
の動作説明図、(B) はCRC 演算器61の動作説明図であ
る。
の動作説明図、(B) はCRC 演算器61の動作説明図であ
る。
【図７】従来例の構成図である。
【図８】図７の動作説明図で、(A) はCRC 演算器のブロ
ック図の一例、(B) は並べ換え前後のデータ列説明図
で、は並べ換え前のデータ列、は並べ換え後のデー
タ列である。
ック図の一例、(B) は並べ換え前後のデータ列説明図
で、は並べ換え前のデータ列、は並べ換え後のデー
タ列である。
４ 第１のＣＲＣ演算手段 ５ 第１´のＣＲＣ演算手段 ６ 第２´のＣＲＣ演算手段 17 並び換え部分
Claims (2)
- 【請求項１】 ８ｍ（ｍは正の整数）ビット構成のデー
タ列から、偶数番目のデータ、奇数番目のデータを順に
取り出して、４ｍビット構成の第１，第２のデータ列(d
0, d1)を生成した後、 並び換え部分(17)で、該第１，第２のデータ列，相互間
でデータの並び換えを行って、該８ｍビット構成のデー
タ列のうち、前半の４ｍビットで構成した第１´のデー
タ列(d0 ´) と後半の４ｍビットで構成した第２´のデ
ータ列(d1 ´)に変換するが、 該第１，第２のデータ列および第１´，第２´のデータ
列に対して所定の生成多項式を用いてＣＲＣ演算を行っ
て、並び換えの際に発生する誤りを検出する誤り検出回
路において、 該第１，第２のデータ列中の同じビット位置のデータが
同時に入力するが、入力したデータ量が２×２ｍビット
になる度に、該２×２ｍビットのデータに対して該所定
の生成多項式を用いて余り(S0, S1)を求める第１のＣＲ
Ｃ演算手段(4)と、 該第１´，第２´のデータ列に対して、それぞれ４ｍビ
ット毎に該所定の生成多項式を用いて余りを求める第１
´，第２´のＣＲＣ演算手段(5, 6)を設け、 該第１のＣＲＣ演算手段で得た余り(S0, S1)と、該第１
´のＣＲＣ演算手段で得た余り( S0´) と該第２´のＣ
ＲＣ演算手段で得た余り( S1´) とを比較して誤りの有
無を検出する構成にしたことを特徴とする誤り検出回
路。 - 【請求項２】 上記所定の生成多項式がｘ4 ＋x ＋１の
場合、該第１のＣＲＣ演算手段が、 該第１のフリップフロップ(414) に、第１のデータ列(d
0)と第３のフリップフロップ416 の出力とを第１の排他
的論理和ゲート(411) を介して加え、第２のフリップフ
ロップ(415) に、第２のデータ列(d1)と第３，第４のフ
リップフロップ(416, 417)の出力とを第２の排他的論理
和ゲート(412) を介して加え、 第３のフリップフロップ(416) に、第１，第４のフリッ
プフロップ(414, 417)の出力とを第３の排他的論理和ゲ
ート(413)を介して加え、第４のフリップフロップ(417)
に、第２のフリップフロップ(415) の出力を加える構
成にした請求項１の誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275866A JPH05113896A (ja) | 1991-10-24 | 1991-10-24 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275866A JPH05113896A (ja) | 1991-10-24 | 1991-10-24 | 誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113896A true JPH05113896A (ja) | 1993-05-07 |
Family
ID=17561523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275866A Withdrawn JPH05113896A (ja) | 1991-10-24 | 1991-10-24 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818453A (en) * | 1985-02-13 | 1989-04-04 | Inax Corp. | Process for making porous resin and molded product containing continuous holes |
-
1991
- 1991-10-24 JP JP3275866A patent/JPH05113896A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818453A (en) * | 1985-02-13 | 1989-04-04 | Inax Corp. | Process for making porous resin and molded product containing continuous holes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |