JPH05110107A - Semiconductor device having floating gate - Google Patents
Semiconductor device having floating gateInfo
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Landscapes
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はフローティングゲートを
有する半導体装置に係わり、特に、EPROMのような
フローティングゲートを有する不揮発性半導体メモリ装
置の書き込みおよび消去特性の向上を図ったゲート電極
の構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a floating gate, and more particularly to a structure of a gate electrode for improving writing and erasing characteristics of a nonvolatile semiconductor memory device having a floating gate such as EPROM.
【0002】[0002]
【従来の技術】EPROM、E2 PROMなどの不揮発
性メモリ装置では、MOSトランジスタで構成される各
メモリセルは、一般には、フローティングゲートを有す
る構造になっている。すなわち図7に示すように、MO
Sトランジスタから成るメモリセル2では、半導体基板
4の表面に、ゲート絶縁膜6、フローティングゲート
8、中間絶縁膜10およびコントロールゲート12が、
この順で積層してある。フローティングゲート6および
コントロールゲート12の両側下方に位置する半導体基
板4の表面には、ソース領域14およびドレイン領域1
6が形成してある。 2. Description of the Related Art In a non-volatile memory device such as an EPROM and an E 2 PROM, each memory cell composed of MOS transistors generally has a structure having a floating gate. That is, as shown in FIG.
In the memory cell 2 including the S transistor, the gate insulating film 6, the floating gate 8, the intermediate insulating film 10 and the control gate 12 are formed on the surface of the semiconductor substrate 4.
The layers are stacked in this order. The source region 14 and the drain region 1 are formed on the surface of the semiconductor substrate 4 located below both sides of the floating gate 6 and the control gate 12.
6 is formed.
【0003】メモリセル2に対してデータの書き込みを
行うには、ソース領域14およびドレイン領域16間に
高電圧を印可した状態で、チャネル領域18に電流を流
し、ホットエレクトロン効果を利用してフローティング
ゲート8へ電荷を注入すれば良い。また、コントロール
ゲート12と半導体基板4との間に高電圧を印可し、ト
ンネル効果によりフローティングゲートに電荷を注入
し、データの書き込みを行う方法も知られている。この
ようなメモリセル2において、データの消去を行うに
は、コントロールゲート12と半導体基板4との間に、
データの書き込み時と逆の高電圧を印可し、フローティ
ングゲート8に蓄積された電荷を、基板4側に引き抜く
ことにより行う。In order to write data to the memory cell 2, a current is applied to the channel region 18 while a high voltage is applied between the source region 14 and the drain region 16 and floating is performed by utilizing the hot electron effect. It suffices to inject charges into the gate 8. A method is also known in which a high voltage is applied between the control gate 12 and the semiconductor substrate 4 and charges are injected into the floating gate by the tunnel effect to write data. In the memory cell 2 as described above, in order to erase data, the data is erased between the control gate 12 and the semiconductor substrate 4.
This is performed by applying a high voltage opposite to that at the time of writing data and extracting the electric charge accumulated in the floating gate 8 to the substrate 4 side.
【0004】ところで、上述したメモリセル2における
ゲート電極の構造は、図8に示すように、キャパシタ
A,Bを直列に接続した等価回路で表現することができ
る。すなわち、キャパシタAは、図7に示す半導体基板
4とゲート絶縁膜6とフローティングゲート12とで構
成され、キャパシタBは、フローティングゲート8と、
中間絶縁膜10とコントロールゲート12とで構成され
る。そして、図8に示す端子a,b,cの電位は、それ
ぞれ半導体基板4、フローティングゲート8およびコン
トロールゲート12の電位に相当する。The structure of the gate electrode in the memory cell 2 described above can be represented by an equivalent circuit in which capacitors A and B are connected in series as shown in FIG. That is, the capacitor A is composed of the semiconductor substrate 4, the gate insulating film 6 and the floating gate 12 shown in FIG. 7, and the capacitor B is the floating gate 8 and
It is composed of the intermediate insulating film 10 and the control gate 12. The potentials of the terminals a, b and c shown in FIG. 8 correspond to the potentials of the semiconductor substrate 4, the floating gate 8 and the control gate 12, respectively.
【0005】ここで、端子a,cに電圧Va,cを印可し
た際に、端子a,bに印可される電圧Va,bが大きいほ
ど、データの書き込みおよび消去の効率が向上する。V
a,cを一定にしてVa,bを大きくするには、キャパシタB
の容量CBをキャパシタAの容量CAよりも相対的に大き
くする必要がある。Va,bは、次の式で求められるから
である。 Va,b=Va,c×CB/(CB+CA)Here, when the voltages Va, c are applied to the terminals a, c, the larger the voltages Va, b applied to the terminals a, b are, the more the efficiency of writing and erasing data is improved. V
To increase Va, b while keeping a, c constant, use capacitor B
It is necessary to make the capacitance CB of the capacitor A relatively larger than the capacitance CA of the capacitor A. This is because Va, b is obtained by the following equation. Va, b = Va, c × CB / (CB + CA)
【0006】[0006]
【発明が解決しようとする課題】電圧Va,bを相対的に
大きくする手段として、図7に示す中間絶縁膜10の膜
厚を薄くすることが考えられる。ところが、このような
手段では、フローティングゲート8からコントロールゲ
ート12へのリーク電流が発生し易くなり、データ劣化
が問題となる。したがって、中間絶縁膜6を余りに薄く
することもできない。As a means for relatively increasing the voltages Va and b, it is conceivable to reduce the thickness of the intermediate insulating film 10 shown in FIG. However, with such means, a leak current from the floating gate 8 to the control gate 12 is likely to occur, which causes a problem of data deterioration. Therefore, the intermediate insulating film 6 cannot be made too thin.
【0007】本発明は、このような実状に鑑みてなさ
れ、EPROMのようなフローティングゲートを有する
不揮発性半導体メモリ装置の書き込みおよび消去特性の
向上を図ったゲート電極の構造を提供することを目的と
する。The present invention has been made in view of the above circumstances, and an object thereof is to provide a structure of a gate electrode for improving writing and erasing characteristics of a nonvolatile semiconductor memory device having a floating gate such as an EPROM. To do.
【0008】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、フローティングゲートの少
なくとも一部を、表面に多数の微細凹凸が形成される条
件で化学気相成長法により形成したポリシリコン層で構
成し、微細な凹凸が形成してあるフローティングゲート
の表面に、当該凹凸に沿って中間絶縁膜およびコントロ
ールゲートが積層してあることを特徴とする。In order to achieve the above object, the semiconductor device of the present invention uses a chemical vapor deposition method in which at least a part of the floating gate is formed under the condition that a large number of fine irregularities are formed on the surface. It is characterized in that the intermediate insulating film and the control gate are laminated along the unevenness on the surface of the floating gate which is formed of the formed polysilicon layer and in which the minute unevenness is formed.
【0009】[0009]
【作用】本発明の半導体装置では、フローティングゲー
トとなるシリコン層の少なくとも一部を、表面に微細な
凹凸が多数形成される条件、すなわち非晶質状態から多
結晶状態への遷移状態となる条件で化学気相成長法(C
VD法)により形成するので、フローティングゲートに
おけるコントロールゲート側表面には、半球状の微細な
凹凸が形成される。この微細な凹凸表面に、中間絶縁膜
およびコントロールゲートを積層すれば、微細な凹凸表
面によりフローティングゲートとコントロールゲートと
の間のキャパシタ容量が増大する。したがって、コント
ロールゲートに印可される電圧が、少ない電圧降下で効
率良くフローティングゲートに作用し、フローティング
ゲートに対するデータの書き込み効率および消去効率が
向上する。In the semiconductor device of the present invention, at least a part of the silicon layer to be the floating gate is provided with a large number of fine irregularities on its surface, that is, a transition state from an amorphous state to a polycrystalline state. Chemical vapor deposition (C
Since it is formed by the VD method), hemispherical fine irregularities are formed on the surface of the floating gate on the control gate side. By stacking the intermediate insulating film and the control gate on the fine uneven surface, the fine uneven surface increases the capacitance of the capacitor between the floating gate and the control gate. Therefore, the voltage applied to the control gate efficiently acts on the floating gate with a small voltage drop, and the data writing efficiency and erasing efficiency with respect to the floating gate are improved.
【0010】[0010]
【実施例】以下、本発明の一実施例に係るフローティン
グゲートを有する半導体装置について、図面を参照しつ
つ詳細に説明する。図1は本発明の一実施例に係るフロ
ーティングゲートを有する半導体装置の要部断面図、図
2は同実施例の半導体装置の製造過程を示す概略断面
図、図3,4は同実施例の半導体装置に用いられるフロ
ーティングゲートの表面に形成される微細凹凸の形成条
件を示すグラフ、図5,6は本発明の他の実施例に係る
半導体装置の要部概略断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device having a floating gate according to an embodiment of the present invention will be described in detail below with reference to the drawings. 1 is a cross-sectional view of a main part of a semiconductor device having a floating gate according to an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view showing a manufacturing process of the semiconductor device of the same embodiment, and FIGS. Graphs showing conditions for forming fine irregularities formed on the surface of a floating gate used in a semiconductor device, and FIGS. 5 and 6 are schematic cross-sectional views of a main part of a semiconductor device according to another embodiment of the present invention.
【0011】図1に示す本発明の一実施例に係る半導体
装置は、EPROMあるいはE2 PROMであり、図示
するようなメモリセル20を半導体基板22上にマトリ
ックス状に有している。各メモリセル20は、半導体基
板22の表面に形成してある選択酸化領域24により素
子分離してあり、素子分離された半導体基板22の表面
に、ゲート絶縁膜26、フローティングゲート28、中
間絶縁膜30およびコントロールゲート32が、この順
で積層してある。A semiconductor device according to an embodiment of the present invention shown in FIG. 1 is an EPROM or an E 2 PROM, and has memory cells 20 as shown in a matrix on a semiconductor substrate 22. Each memory cell 20 is element-isolated by the selective oxidation region 24 formed on the surface of the semiconductor substrate 22, and the gate insulating film 26, the floating gate 28, the intermediate insulating film are formed on the element-isolated surface of the semiconductor substrate 22. 30 and the control gate 32 are laminated in this order.
【0012】フローティングゲート28およびコントロ
ールゲート32の両側下部に位置する半導体基板22の
表面には、ソース領域34およびドレイン領域36が、
イオン注入法などにより形成してある。フローティング
ゲート28およびコントロールゲート32が形成してあ
る半導体基板22の表面には、層間絶縁膜38が積層し
てある。層間絶縁膜38には、半導体基板22の表面に
形成してあるソース領域34およびドレイン領域36に
対して臨むコンタクトホール40が形成してある。これ
らコンタクトホール40内に、アルミニウムなどで構成
される金属電極層42が入り込むように、層間絶縁膜3
8の表面には、金属電極層42が所定のパターンで形成
される。A source region 34 and a drain region 36 are formed on the surface of the semiconductor substrate 22 located below both sides of the floating gate 28 and the control gate 32.
It is formed by an ion implantation method or the like. An interlayer insulating film 38 is laminated on the surface of the semiconductor substrate 22 on which the floating gate 28 and the control gate 32 are formed. A contact hole 40 is formed in the interlayer insulating film 38 so as to face the source region 34 and the drain region 36 formed on the surface of the semiconductor substrate 22. The interlayer insulating film 3 is formed so that the metal electrode layer 42 made of aluminum or the like enters the contact holes 40.
A metal electrode layer 42 is formed on the surface of No. 8 in a predetermined pattern.
【0013】また、図示されていないが、コントロール
ゲート32に対しても、コンタクトホールを介して別の
層に形成してある金属配線層が接続され、ゲート電圧が
印可されるようになっている。Although not shown, the control gate 32 is also connected to a metal wiring layer formed in another layer through a contact hole so that a gate voltage can be applied. ..
【0014】このように構成してあるメモリセル20を
有する半導体装置を製造するには、図2(A)に示すよ
うに、半導体基板22の表面に、素子分離領域としての
選択酸化領域24を形成した後、ゲート絶縁膜26を熱
酸化などの手段で形成する。半導体基板22としては、
例えばシリコン基板が用いられる。To manufacture a semiconductor device having the memory cell 20 having the above structure, a selective oxidation region 24 as an element isolation region is formed on the surface of a semiconductor substrate 22 as shown in FIG. After the formation, the gate insulating film 26 is formed by means of thermal oxidation or the like. As the semiconductor substrate 22,
For example, a silicon substrate is used.
【0015】次に、同図(B)に示すように、ゲート絶
縁膜26および選択酸化領域24の表面に、図1に示す
フローティングゲート28となるポリシリコン層28a
を減圧CVD法により成膜する。本実施例のポリシリコ
ン層28aを形成するためのCVD法は、通常のポリシ
リコン層を形成するためのCVD法の条件と異なり、表
面に微細な凹凸が多数形成される条件、すなわち非晶質
状態から多結晶状態への遷移状態となる条件で行われ
る。この点で、本実施例のポリシリコン層28aは、厳
密な意味でのポリ(多結晶)シリコンにより構成される
ものではないが、本発明では、このように、非晶質状態
から多結晶状態への遷移状態となる条件のCVD法で得
られたシリコン層も、広義のポリシリコンで構成された
層であるとし、ポリシリコン層と称する。Next, as shown in FIG. 3B, a polysilicon layer 28a to be the floating gate 28 shown in FIG. 1 is formed on the surfaces of the gate insulating film 26 and the selective oxidation region 24.
Is formed by a low pressure CVD method. The CVD method for forming the polysilicon layer 28a of the present embodiment is different from the condition for the ordinary CVD method for forming the polysilicon layer, that is, the condition that many fine irregularities are formed on the surface, that is, the amorphous state. It is performed under the condition that the transition state from the state to the polycrystalline state is obtained. In this respect, the polysilicon layer 28a of the present embodiment is not composed of poly (polycrystalline) silicon in the strict sense, but in the present invention, the amorphous state to the polycrystalline state is as described above. The silicon layer obtained by the CVD method under the condition that the transition state to is also a layer composed of polysilicon in a broad sense, and is referred to as a polysilicon layer.
【0016】表面に微細な半球状凹凸が形成されるポリ
シリコン層28aのCVD条件は、特にCVDの温度条
件に依存し、図3に示すように、550〜580°C、
好ましくは560〜575°C程度のCVD温度条件が
望ましい。このようなCVD温度条件でポリシリコン層
の成膜を行えば、グレインサイズが0.03〜0.1μ
m程度の凹凸がポリシリコン層28aの表面に形成され
る。ポリシリコン層28aを形成するための条件は、C
VD温度以外は、通常のポリシリコン層形成用のCVD
条件と同様な条件であり、例えば0.1〜0.4Tor
rのモノシランガスSiH4 を雰囲気ガスとするCVD
条件である。CVD工程においては、SiH4 ガス中
に、PH3 ガスを添加することで、ポリシリコン層28
aにリンPをドーピングすることが好ましい。ポリシリ
コン層28aの導電性などを向上させるためである。ポ
リシリコン層28aにリンをドーピングするための手段
としては、イオン注入による方法を採用しても良い。The CVD conditions for the polysilicon layer 28a on the surface of which fine hemispherical irregularities are formed depend particularly on the CVD temperature conditions, and as shown in FIG.
Preferably, the CVD temperature condition of about 560 to 575 ° C is desirable. When the polysilicon layer is formed under such a CVD temperature condition, the grain size is 0.03 to 0.1 μm.
Concavities and convexities of about m are formed on the surface of the polysilicon layer 28a. The condition for forming the polysilicon layer 28a is C
Other than VD temperature, normal CVD for forming polysilicon layer
The conditions are similar to the conditions, for example, 0.1 to 0.4 Tor
CVD using rH monosilane gas SiH 4 as atmosphere gas
It is a condition. In the CVD process, by adding PH 3 gas to SiH 4 gas, the polysilicon layer 28
It is preferable to dope phosphorus a into a. This is to improve the conductivity and the like of the polysilicon layer 28a. As a means for doping the polysilicon layer 28a with phosphorus, an ion implantation method may be adopted.
【0017】なお、表面が平坦となる通常のポリシリコ
ン層を形成するためのCVD温度条件は、600°C以
上であり、本実施例のポリシリコン層を形成するための
温度条件に比べて高いことが判る。ポリシリコン層28
aの膜厚は、特に限定されず、0.2μm程度が好まし
い。図4に示すように、ポリシリコン層28aの膜厚
と、グレインサイズとは、一定の関係があり、膜厚が厚
くなるとグレインサイズも大きくなる傾向にある。The CVD temperature condition for forming a normal polysilicon layer having a flat surface is 600 ° C. or higher, which is higher than the temperature condition for forming the polysilicon layer of this embodiment. I understand. Polysilicon layer 28
The film thickness of a is not particularly limited and is preferably about 0.2 μm. As shown in FIG. 4, the film thickness of the polysilicon layer 28a and the grain size have a fixed relationship, and the grain size tends to increase as the film thickness increases.
【0018】次に、図2(C)に示すように、ポリシリ
コン層28aの凹凸表面に、中間絶縁膜30を成膜す
る。中間絶縁膜は、特に限定されないが、例えばONO
膜などで構成される。ONO膜をポリシリコン層28a
の表面に形成するには、ポリシリコン層28aの表面を
約7nm程度熱酸化し、その表面に、窒化珪素膜をCV
D法により10nm程度堆積し、その窒化珪素膜の表面
を約3nm程度熱酸化することにより形成される。次
に、このような中間絶縁膜30の表面に、図1に示すコ
ントロールゲート32となるコントロールゲート用導電
層32aを成膜する。この導電層32aは、例えば通常
のポリシリコン層で構成される。導電層32aをポリシ
リコン層で構成する場合には、ポリシリコン層は、58
0〜650°Cの温度条件でのCVD法により成膜され
る。この導電層32aの膜厚は、特に限定されないが、
ポリシリコン層28aと同程度の膜厚である。この導電
層は、前述したようにコントロールゲート32となる部
分であり、導電性を向上させるなどの目的で、リンをド
ーピングしておくことが好ましい。Next, as shown in FIG. 2C, an intermediate insulating film 30 is formed on the uneven surface of the polysilicon layer 28a. The intermediate insulating film is not particularly limited, but for example, ONO
It is composed of a membrane. The ONO film is used as the polysilicon layer 28a.
The surface of the polysilicon layer 28a is thermally oxidized by about 7 nm to form a silicon nitride film on the surface thereof by CV.
It is formed by depositing about 10 nm by the D method and thermally oxidizing the surface of the silicon nitride film about 3 nm. Next, a control gate conductive layer 32a to be the control gate 32 shown in FIG. 1 is formed on the surface of the intermediate insulating film 30. The conductive layer 32a is composed of, for example, a normal polysilicon layer. When the conductive layer 32a is composed of a polysilicon layer, the polysilicon layer is 58
The film is formed by the CVD method under the temperature condition of 0 to 650 ° C. The thickness of the conductive layer 32a is not particularly limited,
The film thickness is similar to that of the polysilicon layer 28a. As described above, this conductive layer is a portion that will be the control gate 32, and is preferably doped with phosphorus for the purpose of improving conductivity.
【0019】次に、同図(D)に示すように、同一ホト
マスクを用い、同図(C)に示す導電層2a、中間絶縁
膜30およびポリシリコン層28aを所定のパターンに
エッチングし、コントロールゲート32、中間絶縁膜3
0およびフローティングゲート28を得る。Next, as shown in FIG. 2D, the conductive layer 2a, the intermediate insulating film 30 and the polysilicon layer 28a shown in FIG. 2C are etched into a predetermined pattern by using the same photomask to control them. Gate 32, intermediate insulating film 3
0 and floating gate 28 are obtained.
【0020】次に、図1に示すように、このようなフロ
ーティングゲート28およびコントロールゲート32の
両側下部に位置する半導体基板22の表面に、例えば砒
素をイオン注入法によりドーピングすることにより、ソ
ース領域34およびドレイン領域36を形成する。その
後、層間絶縁膜38を成膜し、その層間絶縁膜38にコ
ンタクトホール40を開口し、このコンタクトホール4
0内に入り込むように金属配線層42を所定のパターン
で成膜すれば、例えばEPROM用のメモリセル20が
完成する。なお、コントロールゲート32に対する配線
工程は、説明上省略してある。Next, as shown in FIG. 1, the surface of the semiconductor substrate 22 located below both sides of the floating gate 28 and the control gate 32 is doped with, for example, arsenic by an ion implantation method to form a source region. 34 and drain region 36 are formed. After that, an interlayer insulating film 38 is formed, a contact hole 40 is opened in the interlayer insulating film 38, and the contact hole 4 is formed.
When the metal wiring layer 42 is formed in a predetermined pattern so as to enter into 0, the memory cell 20 for EPROM, for example, is completed. The wiring process for the control gate 32 is omitted for the sake of explanation.
【0021】このようにして製造されたメモリセル20
を有する半導体装置では、フローティングゲート28に
おけるコントロールゲート側表面に形成してある微細な
凹凸表面により、フローティングゲート28とコントロ
ールゲート32との間のキャパシタ容量が増大する。し
たがって、コントロールゲート32に印可される電圧
が、少ない電圧降下で効率良くフローティングゲート2
8に作用し、フローティングゲート28に対するデータ
の書き込み効率および消去効率が向上する。The memory cell 20 manufactured in this way
In the semiconductor device having the above, due to the fine uneven surface formed on the surface of the floating gate 28 on the control gate side, the capacitance of the capacitor between the floating gate 28 and the control gate 32 increases. Therefore, the voltage applied to the control gate 32 is efficiently reduced with a small voltage drop.
8 to improve the data writing efficiency and the data erasing efficiency with respect to the floating gate 28.
【0022】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、図5に示すように、フローティン
グゲート28を、ゲート絶縁膜44上に成膜してある導
電性薄膜44と、その導電性薄膜44の表面に形成さ
れ、表面に多数の微細凹凸が形成される条件でCVD法
により形成されたポリシリコン層28aとから構成する
ようにしても良い。導電性薄膜44は、特に限定されな
いが、例えば通常条件のCVD法により成膜されるポリ
シリコン層などで構成される。導電性薄膜44をポリシ
リコン層で構成する場合には、導電性薄膜44と、特定
条件下のCVD法により成膜されるポリシリコン層28
aとは、CVDの条件を変えるだけで、連続して形成す
ることも可能である。その場合には、導電性薄膜44と
ポリシリコン層28aとの界面は、不明瞭になる。The present invention is not limited to the above-mentioned embodiments, but can be variously modified within the scope of the present invention. For example, as shown in FIG. 5, the floating gate 28 is formed on the conductive thin film 44 formed on the gate insulating film 44 and the surface of the conductive thin film 44, and many fine irregularities are formed on the surface. The polysilicon layer 28a may be formed by the CVD method under the above conditions. The conductive thin film 44 is not particularly limited, but is composed of, for example, a polysilicon layer formed by a CVD method under normal conditions. When the conductive thin film 44 is composed of a polysilicon layer, the conductive thin film 44 and the polysilicon layer 28 formed by the CVD method under specific conditions are used.
“A” can be continuously formed by changing the CVD conditions. In that case, the interface between the conductive thin film 44 and the polysilicon layer 28a becomes unclear.
【0023】また、図6に示すように、導電性薄膜44
の上に成膜される特定条件のCVD法で成膜されるポリ
シリコン層28aは、当該ポリシリコン層28aの表面
に形成してある微細凹凸により、面方向に***するよう
に構成しても良い。この実施例の場合には、コントロー
ルゲート32とフローティングゲート28との間のキャ
パシタ用表面積がさらに増大し、キャパシタ容量が増大
する。Further, as shown in FIG. 6, the conductive thin film 44
The polysilicon layer 28a formed by the CVD method under the specific conditions may be divided in the plane direction by the fine unevenness formed on the surface of the polysilicon layer 28a. good. In the case of this embodiment, the surface area for the capacitor between the control gate 32 and the floating gate 28 is further increased, and the capacitor capacitance is increased.
【0024】[0024]
【発明の効果】以上説明してきたように、本発明によれ
ば、フローティングゲートにおけるコントロール側表面
に形成してある微細な凹凸表面により、フローティング
ゲートとコントロールゲートとの間のキャパシタ容量が
増大する。したがって、中間絶縁膜を薄膜化することな
く、フローティングゲートとコントロールゲートとの間
のキャパシタ容量の増大を図り、フローティングゲート
に対するデータの書き込み効率および消去効率が向上す
る。また、従来に比較して、中間絶縁膜を厚くしても、
フローティングゲート表面の微細凹凸により、従来と同
等以上のキャパシタ容量を維持できるので、フローティ
ングゲートからコントロールゲートへのリーク電流を防
止でき、データ保持能力や信頼性の向上を図ることがで
きる。As described above, according to the present invention, the fine uneven surface formed on the control side surface of the floating gate increases the capacitance of the capacitor between the floating gate and the control gate. Therefore, the capacity of the capacitor between the floating gate and the control gate can be increased without thinning the intermediate insulating film, and the efficiency of writing and erasing data in the floating gate can be improved. Moreover, even if the intermediate insulating film is thicker than the conventional one,
Since the fine unevenness on the surface of the floating gate can maintain a capacitor capacitance equal to or higher than that of the conventional one, a leak current from the floating gate to the control gate can be prevented, and the data retention ability and reliability can be improved.
【図1】本発明の一実施例に係るフローティングゲート
を有する半導体装置の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor device having a floating gate according to an embodiment of the present invention.
【図2】同実施例の半導体装置の製造過程を示す概略断
面図である。FIG. 2 is a schematic cross-sectional view showing the manufacturing process of the semiconductor device of the embodiment.
【図3】同実施例の半導体装置に用いられるフローティ
ングゲートの表面に形成される微細凹凸の形成条件を示
すグラフである。FIG. 3 is a graph showing conditions for forming fine irregularities formed on the surface of a floating gate used in the semiconductor device of the same example.
【図4】同実施例の半導体装置に用いられるフローティ
ングゲートの表面に形成される微細凹凸の形成条件を示
すグラフである。FIG. 4 is a graph showing conditions for forming fine irregularities formed on the surface of the floating gate used in the semiconductor device of the same example.
【図5】本発明の他の実施例に係る半導体装置の要部概
略断面図である。FIG. 5 is a schematic sectional view of a main portion of a semiconductor device according to another embodiment of the present invention.
【図6】本発明の他の実施例に係る半導体装置の要部概
略断面図である。FIG. 6 is a schematic cross-sectional view of a main part of a semiconductor device according to another embodiment of the present invention.
【図7】従来例に係るフローティングゲートを有する半
導体装置の要部概略断面図である。FIG. 7 is a schematic cross-sectional view of a main part of a semiconductor device having a floating gate according to a conventional example.
【図8】図7に示すゲート構造に対応する等価回路を示
す概略図である。8 is a schematic diagram showing an equivalent circuit corresponding to the gate structure shown in FIG. 7. FIG.
20…メモリセル 22…半導体基板 26…ゲート絶縁膜 28…フローティングゲート 28a…ポリシリコン層 30…中間絶縁膜 32…コントロールゲート 44…導電性薄膜 20 ... Memory cell 22 ... Semiconductor substrate 26 ... Gate insulating film 28 ... Floating gate 28a ... Polysilicon layer 30 ... Intermediate insulating film 32 ... Control gate 44 ... Conductive thin film
Claims (3)
ト、中間絶縁膜、コントロールゲートが、この順で積層
してある半導体装置において、上記フローティングゲー
トの少なくとも一部を、表面に多数の微細凹凸が形成さ
れる条件で化学気相成長法により形成したポリシリコン
層で構成し、微細な凹凸が形成してあるフローティング
ゲートの表面に、当該凹凸に沿って中間絶縁膜およびコ
ントロールゲートが積層してあることを特徴とするフロ
ーティングゲートを有する半導体装置。1. In a semiconductor device in which a floating gate, an intermediate insulating film, and a control gate are stacked in this order on a gate insulating film, at least a part of the floating gate is formed with a large number of fine irregularities on the surface. The floating gate, which is composed of a polysilicon layer formed by chemical vapor deposition under the conditions described above, has fine irregularities formed on it, and an intermediate insulating film and a control gate are laminated along the irregularities. A semiconductor device having a floating gate.
膜と、その導電性薄膜の表面に形成され、表面に多数の
微細凹凸が形成される条件で化学気相成長法により形成
されたポリシリコン層とからなることを特徴とする請求
項1に記載のフローティングゲートを有する半導体装
置。2. The floating gate comprises a conductive thin film, and a polysilicon layer formed on the surface of the conductive thin film by chemical vapor deposition under the condition that many fine irregularities are formed on the surface. The semiconductor device having a floating gate according to claim 1, comprising:
ン層の表面に形成してある微細凹凸により、面方向に分
裂してあることを特徴とする請求項2に記載のフローテ
ィングゲートを有する半導体装置。3. The semiconductor device having a floating gate according to claim 2, wherein the polysilicon layer is divided in the plane direction by fine irregularities formed on the surface of the polysilicon layer. ..
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