JPH05109657A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05109657A JPH05109657A JP27162791A JP27162791A JPH05109657A JP H05109657 A JPH05109657 A JP H05109657A JP 27162791 A JP27162791 A JP 27162791A JP 27162791 A JP27162791 A JP 27162791A JP H05109657 A JPH05109657 A JP H05109657A
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- JP
- Japan
- Prior art keywords
- plating
- film
- gold
- barrier metal
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】金めっき法により配線を形成する際に、めっき
用導電パスを兼ねるバリアメタルの酸化を防ぎ、導電パ
スとしての抵抗を下げて、めっき膜厚のばらつきを低減
する。 【構成】複数の素子領域２を有する拡散工程済みの半導
体基板１に酸化膜３を形成し、コンタクト用の開口を形
成する。つぎにスパッタによりバリアメタル４および薄
い金膜４を連続して堆積する。つぎに金配線を形成する
領域に開口６を有するフォトレジスト７を形成する。つ
ぎにめっき液に浸漬してめっき電流を流して配線パター
ンとなる金めっき膜９を形成する。
用導電パスを兼ねるバリアメタルの酸化を防ぎ、導電パ
スとしての抵抗を下げて、めっき膜厚のばらつきを低減
する。 【構成】複数の素子領域２を有する拡散工程済みの半導
体基板１に酸化膜３を形成し、コンタクト用の開口を形
成する。つぎにスパッタによりバリアメタル４および薄
い金膜４を連続して堆積する。つぎに金配線を形成する
領域に開口６を有するフォトレジスト７を形成する。つ
ぎにめっき液に浸漬してめっき電流を流して配線パター
ンとなる金めっき膜９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は金めっき法による配線形
成方法に関するものである。
成方法に関するものである。
【０００２】
【従来の技術】従来の金めっき法による配線形成方法に
ついて、図３を参照して説明する。
ついて、図３を参照して説明する。
【０００３】はじめに拡散工程済みの半導体基板１の表
面の酸化膜３にコンタクト用の開口が形成されている。
つぎに酸化膜３および金と密着性の良いバリアメタル４
をスパッタ法などにより堆積する。つぎに配線パターン
以外を覆うフォトレジスト７をパターニングする。つぎ
にバリアメタル４の一端にめっき用電極８を接続し、め
っき液に浸漬して電圧を印加する。フォトレジスト７が
マスクとなって、配線パターンにのみ金めっき膜９が形
成される。このとき金めっき膜９の金が半導体基板１に
侵入するのを防ぐため、バリアメタル４にはチタンまた
はチタンおよび白金が用いられることが多い。
面の酸化膜３にコンタクト用の開口が形成されている。
つぎに酸化膜３および金と密着性の良いバリアメタル４
をスパッタ法などにより堆積する。つぎに配線パターン
以外を覆うフォトレジスト７をパターニングする。つぎ
にバリアメタル４の一端にめっき用電極８を接続し、め
っき液に浸漬して電圧を印加する。フォトレジスト７が
マスクとなって、配線パターンにのみ金めっき膜９が形
成される。このとき金めっき膜９の金が半導体基板１に
侵入するのを防ぐため、バリアメタル４にはチタンまた
はチタンおよび白金が用いられることが多い。
【０００４】
【発明が解決しようとする課題】金が半導体基板に侵入
するのを防ぐとともに、酸化膜との密着性を保つために
バリアメタルにはチタン、モリブデン、チタンおよび白
金の積層などが用いられる。
するのを防ぐとともに、酸化膜との密着性を保つために
バリアメタルにはチタン、モリブデン、チタンおよび白
金の積層などが用いられる。
【０００５】このバリアメタルは比較的に抵抗率が高い
上に、白金を除いて半導体基板の堆積したのちフォトレ
ジストを形成して配線パターンを開口したとき、わずか
に酸化膜を形成して一段と抵抗率が高くなってしまう。
上に、白金を除いて半導体基板の堆積したのちフォトレ
ジストを形成して配線パターンを開口したとき、わずか
に酸化膜を形成して一段と抵抗率が高くなってしまう。
【０００６】白金でも結晶の状態によっては、抵抗率が
かなり高くなる状態がしばしば生じている。
かなり高くなる状態がしばしば生じている。
【０００７】このような半導体基板にフォトレジストを
パターニングして開口にめっきしたとき、めっき用の導
電パスの役目を果すバリアメタルの抵抗が大きいので、
開口のめっき用電極に近い部分と遠い部分とで微妙に電
位が異なる。めっき速度が異なって、めっき膜の厚さに
ばらつきが生じることが多い。そのため素子間の電気的
特性にばらつきを生じてしまうという問題がある。
パターニングして開口にめっきしたとき、めっき用の導
電パスの役目を果すバリアメタルの抵抗が大きいので、
開口のめっき用電極に近い部分と遠い部分とで微妙に電
位が異なる。めっき速度が異なって、めっき膜の厚さに
ばらつきが生じることが多い。そのため素子間の電気的
特性にばらつきを生じてしまうという問題がある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面に密着性の良い金属膜を
堆積する工程と、前記金属膜の表面に金の薄膜を形成す
る工程と、前記金の薄膜に選択的に金めっきを行なって
低抵抗の金めっき膜からなる配線パターンを形成する工
程と、前記金めっき膜をマスクとして前記金の薄膜およ
び前記金属膜をエッチングする工程とを含むものであ
る。
造方法は、半導体基板の一主面に密着性の良い金属膜を
堆積する工程と、前記金属膜の表面に金の薄膜を形成す
る工程と、前記金の薄膜に選択的に金めっきを行なって
低抵抗の金めっき膜からなる配線パターンを形成する工
程と、前記金めっき膜をマスクとして前記金の薄膜およ
び前記金属膜をエッチングする工程とを含むものであ
る。
【０００９】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１０】はじめに図１（ａ）に示すように、複数の
素子領域２を有する拡散工程済みの半導体基板１に酸化
膜３を形成し、コンタクト用の開口を形成する。
素子領域２を有する拡散工程済みの半導体基板１に酸化
膜３を形成し、コンタクト用の開口を形成する。
【００１１】つぎにスパッタ装置に入れて、厚さ２００
ｎｍのモリブデンからなるバリアメタル４をスパッタす
る。モリブデンはめっき用導電パス、金と酸化膜との接
着材、金の半導体基板への侵入防止の３つの役目をもっ
ている。
ｎｍのモリブデンからなるバリアメタル４をスパッタす
る。モリブデンはめっき用導電パス、金と酸化膜との接
着材、金の半導体基板への侵入防止の３つの役目をもっ
ている。
【００１２】つぎに同一のスパッタ装置内で連続して厚
さ５０ｎｍの薄い金膜４を堆積したのち、スパッタ装置
から取り出す。
さ５０ｎｍの薄い金膜４を堆積したのち、スパッタ装置
から取り出す。
【００１３】つぎに図１（ｂ）に示すように、金配線を
形成する領域に開口６を有するフォトレジスト７を形成
する。
形成する領域に開口６を有するフォトレジスト７を形成
する。
【００１４】つぎに図１（ｃ）に示すように、めっき液
に浸漬してめっき電流を流して配線パターンとなる金め
っき膜９を形成する。
に浸漬してめっき電流を流して配線パターンとなる金め
っき膜９を形成する。
【００１５】つぎに本発明の第２の実施例について説明
する。
する。
【００１６】本実施例では図１（ａ）において、半導体
基板１にバリアメタル４を形成したのち、スパッタ装置
から取り出す。つぎに図２に示すようにめっき用電極８
を接続し、対向電極１１とともにめっき液１０に浸漬し
て、めっき電源１２により強電界を印加してストライク
めっきを行ない、図１（ａ）に示す薄い金膜５を形成す
る。そのあと第１の実施例と同様の工程を経て、図１
（ｃ）に示す金めっき膜９を形成する。
基板１にバリアメタル４を形成したのち、スパッタ装置
から取り出す。つぎに図２に示すようにめっき用電極８
を接続し、対向電極１１とともにめっき液１０に浸漬し
て、めっき電源１２により強電界を印加してストライク
めっきを行ない、図１（ａ）に示す薄い金膜５を形成す
る。そのあと第１の実施例と同様の工程を経て、図１
（ｃ）に示す金めっき膜９を形成する。
【００１７】
【発明の効果】バリアメタルの上に配線パターンとなる
フォトレジストを形成する前に、予め薄い金膜を形成す
る。そのためバリアメタルの酸化を防いで、抵抗率の増
大を食い止めることができる。そのうえ薄い金膜は抵抗
率が低いので、めっき用導電パスとしての抵抗率を大幅
に下げることができる。
フォトレジストを形成する前に、予め薄い金膜を形成す
る。そのためバリアメタルの酸化を防いで、抵抗率の増
大を食い止めることができる。そのうえ薄い金膜は抵抗
率が低いので、めっき用導電パスとしての抵抗率を大幅
に下げることができる。
【００１８】その結果、金めっき用配線パターン間相互
の電位差は非常に小さくなり、均一な金めっき層が実現
できる。したがって素子間の電気的特性のばらつきを抑
えることができる。
の電位差は非常に小さくなり、均一な金めっき層が実現
できる。したがって素子間の電気的特性のばらつきを抑
えることができる。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来の金めっき法による配線形成方法を示す断
面図である。
面図である。
１ 半導体基板 ２ 素子領域 ３ 酸化膜 ４ バリアメタル ５ 薄い金膜 ６ 開口 ７ フォトレジスト ８ めっき用電極 ９ 金めっき膜 １０ めっき液 １１ 対向電極 １２ めっき電源
Claims (1)
- 【請求項１】 半導体基板の一主面に密着性の良い金属
膜を堆積する工程と、前記金属膜の表面に金の薄膜を形
成する工程と、前記金の薄膜に選択的に金めっきを行な
って低抵抗の金めっき膜からなる配線パターンを形成す
る工程と、前記金めっき膜をマスクとして前記金の薄膜
および前記金属膜をエッチングする工程とを含む半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27162791A JPH05109657A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27162791A JPH05109657A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109657A true JPH05109657A (ja) | 1993-04-30 |
Family
ID=17502714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27162791A Pending JPH05109657A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031586A (ja) * | 2001-07-17 | 2003-01-31 | Toshiba Corp | アレイ基板の製造方法、アレイ基板および液晶表示素子 |
| WO2015033652A1 (ja) * | 2013-09-05 | 2015-03-12 | オリンパス株式会社 | 半導体基板およびその製造方法 |
-
1991
- 1991-10-21 JP JP27162791A patent/JPH05109657A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031586A (ja) * | 2001-07-17 | 2003-01-31 | Toshiba Corp | アレイ基板の製造方法、アレイ基板および液晶表示素子 |
| WO2015033652A1 (ja) * | 2013-09-05 | 2015-03-12 | オリンパス株式会社 | 半導体基板およびその製造方法 |
| JP2015053339A (ja) * | 2013-09-05 | 2015-03-19 | オリンパス株式会社 | 半導体基板およびその製造方法 |
| US9653416B2 (en) | 2013-09-05 | 2017-05-16 | Olympus Corporation | Semiconductor substrate and manufacturing method thereof |
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