JPH05102330A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH05102330A JPH05102330A JP15318291A JP15318291A JPH05102330A JP H05102330 A JPH05102330 A JP H05102330A JP 15318291 A JP15318291 A JP 15318291A JP 15318291 A JP15318291 A JP 15318291A JP H05102330 A JPH05102330 A JP H05102330A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、配線及び層間絶縁膜に
ついて改良を施すことができる半導体装置の製造方法に
関する。例えば、化合物半導体を構成材料とするヘテロ
接合バイポーラ・トランジスタ（ｈｅｔｅｒｏｊｕｎｃ
ｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：Ｈ
ＢＴ）は次世代を担う高速半導体装置として期待され、
現在、様々な改良が試みられている段階にあるが、この
種の半導体装置は、コレクタの役割を果たす半導体層、
ベースの役割を果たす半導体層、エミッタの役割を果た
す半導体層などを積層した構成になっていることから、
全体として段差が大きくなり、それに起因する配線の切
断が起こるので、それを解消しなければならない。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device capable of improving wiring and an interlayer insulating film. For example, a heterojunction bipolar transistor (heterojunc) using a compound semiconductor as a constituent material.
tion bipolar transistor: H
BT) is expected as a next-generation high-speed semiconductor device,
At present, various improvements are being attempted, but this type of semiconductor device has a semiconductor layer that plays a role of a collector.
Since the semiconductor layer that plays the role of the base and the semiconductor layer that plays the role of the emitter are laminated,
Since the step becomes large as a whole and disconnection of the wiring occurs due to it, it must be eliminated.
【０００２】[0002]
【従来の技術】一般に、半導体装置の表面を平坦化し、
配線の切断を防止するには、層間絶縁膜を平坦化する方
法が採られている。通常、化合物半導体を材料とする半
導体装置は熱的に不安定であることから、平坦化する為
の層間絶縁膜には、その形成に高温の熱処理を必要とし
ない有機絶縁膜であるポリイミドを用いることが行なわ
れている。2. Description of the Related Art Generally, the surface of a semiconductor device is flattened,
In order to prevent disconnection of the wiring, a method of flattening the interlayer insulating film is adopted. Since a semiconductor device made of a compound semiconductor is usually thermally unstable, polyimide, which is an organic insulating film that does not require high temperature heat treatment for its formation, is used for the interlayer insulating film for planarization. Is being done.
【０００３】[0003]
【発明が解決しようとする課題】半導体装置の表面を平
坦化するのにポリイミド膜を用いた場合、そのポリイミ
ド膜と配線であるＡｕなど電導性が高い金属との密着性
が悪いことが問題となっている。図６及び図７は従来の
技術を解説する為の工程要所に於ける半導体装置の要部
切断側面図を表し、以下、これ等の図を参照しつつ説明
する。When a polyimide film is used to planarize the surface of a semiconductor device, there is a problem that the polyimide film has poor adhesion to a highly conductive metal such as Au for wiring. Is becoming 6 and 7 are sectional side views of a main part of a semiconductor device in process steps for explaining the conventional technique, which will be described below with reference to these figures.
【０００４】図６参照 ６−（１） ＳｉＯ2 からなる絶縁膜１上にＡｕからなる配線２を形
成する。 ６−（２） スピン・コート法を適用することに依り、ポリアミドカ
ルボン酸膜３を形成する。See FIG. 6 6- (1) A wiring 2 made of Au is formed on an insulating film 1 made of SiO 2 . 6- (2) The polyamide carboxylic acid film 3 is formed by applying the spin coating method.
【０００５】図７参照 ７−（１） 温度を２５０〔℃〕以上としてポリアミドカルボン酸膜
３に対する熱処理を行なう。これに依ってポリアミドカ
ルボン酸膜３はポリイミド膜３Ａに変わるのであるが、
この際、図示されているように全体として収縮するので
薄くなり、しかも、ポリイミド膜３ＡはＡｕからなる配
線２との密着性が悪いことから、両者の間には隙間４を
生ずる。7- (1) Heat treatment is performed on the polyamidecarboxylic acid film 3 at a temperature of 250 ° C. or higher. As a result, the polyamidecarboxylic acid film 3 is changed to the polyimide film 3A.
At this time, as shown in the figure, it shrinks as a whole and becomes thin, and since the polyimide film 3A has poor adhesion to the wiring 2 made of Au, a gap 4 is formed between the two.
【０００６】このように、隙間４を生ずると、この後、
電極コンタクト・ホールを精密に形成することができ
ず、従って、上層に形成される配線も影響を受け、設計
通りのものが得られない場合が起こる。When the gap 4 is formed in this way, after this,
The electrode contact hole cannot be precisely formed, and therefore, the wiring formed in the upper layer is also affected, and there is a case where the designed wiring cannot be obtained.
【０００７】また、ポリイミド膜を層間絶縁膜として用
いた場合、下層配線と上層配線とのコンタクト・ホール
を形成する必要がある。その際、上層配線に断線を生じ
難いようにコンタクト・ホールの内壁に傾斜を付与する
ことが行なわれ、それには、ヒドラジンヒドラートとエ
チレンジアミンの混合液でコンタクト・ホール形成の為
のウエット・エッチングをするのであるが、ポリイミド
はウエット・エッチングされ難く、制御性が悪い旨の問
題がある。When a polyimide film is used as an interlayer insulating film, it is necessary to form contact holes for the lower layer wiring and the upper layer wiring. At that time, the inner wall of the contact hole is inclined so that the upper layer wiring is less likely to be broken, and a wet etching for forming the contact hole is performed with a mixed solution of hydrazine hydrate and ethylenediamine. However, there is a problem that polyimide is difficult to be wet-etched and controllability is poor.
【０００８】本発明は、金属配線とポリイミド膜との密
着性が良好であるように、また、下層配線と上層配線と
の接触が良好で、且つ、配線に切断が生じないようにす
る。According to the present invention, the adhesion between the metal wiring and the polyimide film is good, the contact between the lower layer wiring and the upper layer wiring is good, and the wiring is not cut.
【０００９】[0009]
【課題を解決するための手段】ところで、ポリイミド
は、Ｃｒ，Ｔｉ，Ｎｉ，Ｃｕなどの金属とは密着性が良
好である。従って、電導性が良好なＡｕからなる配線に
前記諸金属からなる薄膜を密着性強化膜として被着さ
せ、その上にポリイミド膜を形成すると良い。By the way, polyimide has good adhesion to metals such as Cr, Ti, Ni and Cu. Therefore, it is advisable to deposit a thin film made of the above-mentioned metals as an adhesion-enhancing film on the wiring made of Au, which has good conductivity, and to form a polyimide film thereon.
【００１０】また、ポリアミドカルボン酸をポリイミド
化する為の熱処理を行なった場合には体積が収縮する。
従って、ポリアミドカルボン酸膜の状態で、内壁が垂直
なコンタクト・ホールを設け、その後、ポリイミド化す
る為の熱処理を行なうと、該内壁には、表面側に向かっ
て広くなる傾斜が付与される。その理由は、ポリアミド
カルボン酸膜の下面は下層配線に固着されているが、上
面は或る程度の範囲で自由に動き得るからである。従っ
て、そのようなコンタクト・ホールを形成してから上層
配線を形成すれば簡単に断線を防止することができる。Further, when the heat treatment for making the polyamidocarboxylic acid into a polyimide is carried out, the volume shrinks.
Therefore, when a contact hole whose inner wall is vertical is provided in the state of the polyamidecarboxylic acid film and then a heat treatment for polyimidization is performed, the inner wall is provided with a slope that widens toward the surface side. The reason is that the lower surface of the polyamidecarboxylic acid film is fixed to the lower layer wiring, but the upper surface can move freely within a certain range. Therefore, disconnection can be easily prevented by forming the upper layer wiring after forming such a contact hole.
【００１１】前記したところから、本発明に依る半導体
装置の製造方法に於いては、From the above, in the method of manufacturing a semiconductor device according to the present invention,
【００１２】（１）基板上の電導性良好な第一の金属配
線（例えばＡｕ膜が主体の配線１２）にポリイミドと密
着性が良い金属薄膜（例えばＴｉからなる密着性強化膜
１３）を形成する工程と、次いで、表面に於ける段差を
解消して平坦化する為のポリアミドカルボン酸膜（例え
ばポリアミドカルボン酸膜１４）を全面に形成する工程
と、次いで、前記ポリアミドカルボン酸膜にコンタクト
・ホール（例えばコンタクト・ホール１４Ｂ）を形成し
て前記第一の金属配線の一部を表出させる工程と、次い
で、熱処理を行なって前記ポリアミドカルボン酸膜をポ
リイミドからなる層間絶縁膜（例えばポリイミド膜１４
Ａ）に変換すると共に前記コンタクト・ホールの表面側
が拡大するように傾斜を付与する工程と、次いで、前記
コンタクト・ホールを介して前記第一の金属配線とコン
タクトする第二の金属配線（例えば配線１６）を形成す
る工程とが含まれてなることを特徴とするか、或いは、(1) A metal thin film having good adhesion to polyimide (for example, adhesion enhancing film 13 made of Ti) is formed on the first metal wiring having good conductivity (for example, wiring 12 mainly composed of Au film) on the substrate. And a step of forming a polyamide carboxylic acid film (for example, the polyamide carboxylic acid film 14) for eliminating and leveling the steps on the surface, and then contacting the polyamide carboxylic acid film. A step of forming a hole (for example, a contact hole 14B) to expose a part of the first metal wiring, and then a heat treatment is performed to make the polyamidecarboxylic acid film an interlayer insulating film (for example, a polyimide film) made of polyimide. 14
A) and a step of imparting an inclination so that the surface side of the contact hole is enlarged, and then a second metal wiring (for example, a wiring) that contacts the first metal wiring through the contact hole. 16) is included, or
【００１３】（２）前記（１）に於いて、電導性良好な
第一の金属配線は少なくとも表面がＡｕからなっている
ことを特徴とする。(2) In the above (1), at least the surface of the first metal wiring having good conductivity is made of Au.
【００１４】[0014]
【作用】本発明では、Ａｕのような電導性の良い金属の
下層配線とポリイミド膜との間にポリイミドとの密着性
が良好な金属からなる薄膜を介在させることで、下層配
線とポリイミド膜との密着性を向上させるようにし、そ
して、その密着性が向上した利点を活かして簡単且つ容
易にコンタクト・ホールの内壁に傾斜を付与することを
可能にしている。従って、該コンタクト・ホールに於け
る下層配線とポリイミド膜とが接触している側の寸法は
精密であると共に上層配線の断線は確実に防止され、配
線及び層間絶縁膜の信頼性は大きく向上する。According to the present invention, by interposing a thin film made of a metal having good adhesion to polyimide between a lower layer wiring of a metal having good conductivity such as Au and the polyimide film, the lower layer wiring and the polyimide film are formed. The adhesiveness of the contact hole is improved, and the advantage of the improved adhesiveness is utilized so that the inner wall of the contact hole can be inclined easily and easily. Therefore, the dimension of the contact hole where the lower layer wiring is in contact with the polyimide film is precise, the disconnection of the upper layer wiring is surely prevented, and the reliability of the wiring and the interlayer insulating film is greatly improved. ..
【００１５】[0015]
【実施例】図１乃至図４は本発明一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。
尚、ここでは、ＧａＡｓ系ＨＢＴのように段差が大きい
半導体装置を対象にしているものとする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 to 4 are side sectional views of a main part of a semiconductor device at a process step for explaining one embodiment of the present invention, which will be described in detail below with reference to these drawings. To do.
It is assumed here that a semiconductor device having a large step difference such as a GaAs-based HBT is targeted.
【００１６】図１参照 １−（１） プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ｐｌａｓｍａ
ＣＶＤ）法を適用することに依り、ＨＢＴの表面に厚
さが例えば８００〔ｎｍ〕であるＳｉＯ2 からなる絶縁
膜１１を形成する。Referring to FIG. 1 1- (1) Plasma Chemical Vapor Deposition
l vapor deposition: plasma
By applying the CVD method, the insulating film 11 made of SiO 2 and having a thickness of, for example, 800 nm is formed on the surface of the HBT.
【００１７】１−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＦ4 ＋ＣＣｌ2 Ｆ2 の混合ガスとす
る反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏ
ｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
り、絶縁膜１１を選択的にエッチングしてコンタクト・
ホール（図示せず）を形成する。尚、この場合のエッチ
ングは、ＮＨ4 Ｆ＋ＨＦの混合液をエッチャントとする
ウエット・エッチング法を適用することで実施しても良
い。1- (2) Reactive ion etching using a resist process in lithography technology and a mixed gas of CF 4 + CCl 2 F 2 as an etching gas.
by applying the etching (RIE) method, the insulating film 11 is selectively etched to make contact.
A hole (not shown) is formed. The etching in this case may be carried out by applying a wet etching method using a mixed solution of NH 4 F + HF as an etchant.
【００１８】１−（３） 前記工程１−（２）で形成したフォト・レジスト膜をそ
のまま残した状態で真空蒸着法を適用することに依り、
厚さが例えば１０〔ｎｍ〕であるＴｉ膜を形成し、それ
を下地として厚さが例えば５００〔ｎｍ〕であるＡｕ膜
及び厚さが１０〔ｎｍ〕であるＴｉ膜を順に形成する。1- (3) By applying the vacuum deposition method while leaving the photoresist film formed in the step 1- (2) as it is,
A Ti film having a thickness of, for example, 10 [nm] is formed, and an Au film having a thickness of, for example, 500 [nm] and a Ti film having a thickness of 10 [nm] are sequentially formed with the Ti film as a base.
【００１９】１−（４） 前記フォト・レジスト膜を溶解・除去することでＴｉ
膜、Ａｕ膜、Ｔｉ膜のリフト・オフ法に依るパターニン
グを行なってＡｕ膜を主体とする配線１２を形成する。
ところで、配線１２の主体をなすＡｕ膜を覆っている厚
さが１０〔ｎｍ〕のＴｉ膜は本発明が特徴とする密着性
強化膜であり、従って、特に記号１３を付与して別に表
してある。1- (4) By dissolving and removing the photoresist film, Ti
The film, the Au film, and the Ti film are patterned by the lift-off method to form the wiring 12 mainly composed of the Au film.
By the way, the Ti film having a thickness of 10 [nm] which covers the Au film which is the main component of the wiring 12 is an adhesion enhancing film which is a feature of the present invention. is there.
【００２０】ここで、密着性強化膜１３はＴｉに限定さ
れることなく、Ｃｒ，Ｎｉ，Ｃｕなどの金属から適宜に
選択して良く、また、成膜技術としては、真空蒸着法の
他に鍍金法を適用しても良い。Here, the adhesion-enhancing film 13 is not limited to Ti and may be appropriately selected from metals such as Cr, Ni and Cu, and the film forming technique is not limited to the vacuum deposition method. The plating method may be applied.
【００２１】１−（６） スピン・コート法を適用することに依り、厚さ例えば
０．５〔μｍ〕乃至１〔μｍ〕程度のポリアミドカルボ
ン酸膜１４を形成する。この工程を経ると、配線１２等
を形成したことに依る段差は解消され、表面は平坦とな
る。1- (6) The polyamide carboxylic acid film 14 having a thickness of, for example, about 0.5 [μm] to 1 [μm] is formed by applying the spin coating method. After this step, the step due to the formation of the wiring 12 and the like is eliminated and the surface becomes flat.
【００２２】１−（７） 温度１２０〔℃〕でベーキングを行なってポリアミドカ
ルボン酸膜１４に含有されている溶剤を気散させる。1- (7) Baking is performed at a temperature of 120 [° C.] to diffuse the solvent contained in the polyamidecarboxylic acid film 14.
【００２３】図２参照 ２−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、密着性強化膜１３で覆われた配線１２に
対応するコンタクト・ホールを形成する為の開口１５Ａ
をもったフォト・レジスト膜１５を形成する。尚、この
開口１５Ａは例えば２〔μｍ〕×２〔μｍ〕程度の大き
さとする。See FIG. 2 2- (1) An opening 15A for forming a contact hole corresponding to the wiring 12 covered with the adhesion enhancing film 13 by applying a resist process in the lithography technique.
A photo resist film 15 having the above is formed. The opening 15A has a size of, for example, about 2 [μm] × 2 [μm].
【００２４】２−（２） エッチング・ガスをＣＦ4 ＋Ｏ2 とするドライ・エッチ
ング法を適用し、且つ、フォト・レジスト膜１５をマス
クとし、ポリアミドカルボン酸膜１４のエッチングを行
なってコンタクト・ホール１４Ｂを形成する。このエッ
チングは、ポリアミドカルボン酸膜１４に対しては異方
性となるので、コンタクト・ホール１４Ｂの内壁は略垂
直に切り立った形状になる。従って、コンタクト・ホー
ル１４Ｂ内に表出された密着性強化膜１３の面積は、正
確に２〔μｍ〕×２〔μｍ〕である。2- (2) A dry etching method using CF 4 + O 2 as an etching gas is applied, and the polyamide carboxylic acid film 14 is etched using the photoresist film 15 as a mask to form a contact hole. 14B is formed. Since this etching is anisotropic with respect to the polyamide carboxylic acid film 14, the inner wall of the contact hole 14B has a substantially vertical shape. Therefore, the area of the adhesion enhancing film 13 exposed in the contact hole 14B is exactly 2 [μm] × 2 [μm].
【００２５】図３参照 ３−（１） 温度を例えば２５０〔℃〕〜４００〔℃〕として熱処理
を行い、ポリアミドカルボン酸膜１４をポリイミド膜１
４Ａに変換する。この熱処理でポリアミドカルボン酸膜
１４は脱水反応を起こし、従って、膜厚も急激に減少す
るのでポリイミド膜１４Ａは薄いものとなる。また、こ
の際、ポリイミド膜１４Ａの表面側は、所謂、自由端に
なっているので収縮の引張力を受けるのであるが、裏面
側は密着性が良好であることから動かず、その結果、コ
ンタクト・ホール１４Ｂの内壁は図示されているように
傾斜する。See FIG. 3. 3- (1) Heat treatment is carried out at a temperature of, for example, 250 [° C.] to 400 [° C.] to change the polyamidecarboxylic acid film 14 to the polyimide film 1.
Convert to 4A. By this heat treatment, the polyamidecarboxylic acid film 14 causes a dehydration reaction, and therefore the film thickness is rapidly reduced, so that the polyimide film 14A becomes thin. At this time, the surface side of the polyimide film 14A is a so-called free end and therefore receives a tensile force of contraction, but the back surface side does not move because of good adhesion, and as a result, the contact -The inner wall of the hole 14B is inclined as shown.
【００２６】図４参照 ４−（１） 真空蒸着法を適用することに依り、厚さが例えば１０
〔ｎｍ〕であるＴｉ膜を形成し、それを下地として厚さ
が例えば８００〔ｎｍ〕であるＡｕ膜を形成する。See FIG. 4. 4- (1) By applying the vacuum deposition method, the thickness is, for example, 10
A Ti film having a thickness of [nm] is formed, and an Au film having a thickness of, for example, 800 [nm] is formed using the Ti film as a base.
【００２７】４−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＡｒとするイオン・ミリング法を適用す
ることに依り、Ａｕ膜及びＴｉ膜のパターニングを行な
って配線１６を形成する。このようにして形成した配線
１６は、コンタクト・ホール１４Ｂが傾斜をもっている
ことから、そのエッジ上の部分であっても断線すること
がない。4- (2) The wiring 16 is formed by patterning the Au film and the Ti film by applying a resist process in the lithography technique and an ion milling method using Ar as an etching gas. .. Since the contact hole 14B has an inclination in the wiring 16 thus formed, the wiring 16 will not be broken even at the edge thereof.
【００２８】図５は本発明に依る配線を施したＨＢＴを
説明する為の要部切断側面図を表している。図に於い
て、２１はｉ−ＧａＡｓ基板、２２はｎ+ −ＧａＡｓコ
レクタ層、２３はｐ−ＧａＡｓベース層、２４はｎ−Ａ
ｌＧａＡｓエミッタ層、２５は素子間分離領域、２６は
ＡｕＧｅ／Ａｕ／Ｔｉの積層膜からなるエミッタ電極、
２７はＴｉ／Ｐｔ／Ａｕ／Ｔｉの積層膜からなるベース
電極、２８はＡｕＧｅ／Ａｕの積層膜からなるコレクタ
電極、２９はポリイミド膜、３０はＴｉ／Ａｕの積層膜
からなる配線をそれぞれ示している。FIG. 5 shows a cutaway side view of an essential part for explaining an HBT provided with wiring according to the present invention. In the figure, 21 is an i-GaAs substrate, 22 is an n + -GaAs collector layer, 23 is a p-GaAs base layer, and 24 is an n-A.
lGaAs emitter layer, 25 is an element isolation region, 26 is an emitter electrode made of a laminated film of AuGe / Au / Ti,
Reference numeral 27 is a base electrode made of a laminated film of Ti / Pt / Au / Ti, 28 is a collector electrode made of a laminated film of AuGe / Au, 29 is a polyimide film, and 30 is a wiring made of a laminated film of Ti / Au. There is.
【００２９】このＨＢＴを製造する場合、エミッタ電極
２６を形成する工程までは、従来の技術をそのまま適用
することができる。 （１） 有機金属気相成長（ｍｅｔａｌｏｒｇａｎｉｃ
ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉ
ｏｎ：ＭＯＣＶＤ）法を適用することに依り、基板２１
上にコレクタ層２２、ベース層２３、エミッタ層２４を
成長させる。When manufacturing this HBT, the conventional technique can be applied as it is until the step of forming the emitter electrode 26. (1) Metalorganic vapor phase growth
chemical vapor depositi
on: MOCVD), the substrate 21
A collector layer 22, a base layer 23, and an emitter layer 24 are grown on it.
【００３０】ここで成長させた各半導体層に於ける主要
なデータを例示すると次の通りである。 コレクタ層２２について 厚さ：５００〔ｎｍ〕 不純物濃度：３×１０16〔cm-3〕 不純物：Ｓｉ ベース層２３について 厚さ：１００〔ｎｍ〕 不純物濃度：４×１０19〔cm-3〕 不純物：Ｚｎ エミッタ層２４について 厚さ：２００〔ｎｍ〕 不純物濃度：５×１０17〔cm-3〕 不純物：ＳｉThe main data of each semiconductor layer grown here is illustrated as follows. About collector layer 22 Thickness: 500 [nm] Impurity concentration: 3 × 10 16 [cm −3 ] Impurity: About Si base layer 23 Thickness: 100 [nm] Impurity concentration: 4 × 10 19 [cm −3 ] Impurity : Zn Emitter layer 24 Thickness: 200 [nm] Impurity concentration: 5 × 10 17 [cm −3 ] Impurity: Si
【００３１】（２） リソグラフィ技術に於けるレジス
ト・プロセス並びにエッチャントをＨＦ＋Ｈ2 Ｏ2 ＋Ｈ
2 Ｏの混合液とするウエット・エッチング法を適用する
ことに依り、エミッタ層２４のエッチングを行なって、
ベース層２３に於けるベース電極形成領域を表出させ
る。(2) HF + H 2 O 2 + H is used as a resist process and an etchant in the lithography technique.
By applying a wet etching method using a mixed solution of 2 O, the emitter layer 24 is etched,
The base electrode formation region in the base layer 23 is exposed.
【００３２】（３） リソグラフィ技術に於けるレジス
ト・プロセス並びにエッチャントをＨＦ＋Ｈ2 Ｏ2 ＋Ｈ
2 Ｏの混合液とするウエット・エッチング法を適用する
ことに依り、ベース層２３のエッチングを行なって、コ
レクタ層２２に於けるコレクタ電極形成領域を表出させ
る。(3) HF + H 2 O 2 + H is used as a resist process and an etchant in the lithography technique.
By applying a wet etching method using a mixed solution of 2 O, the base layer 23 is etched to expose the collector electrode formation region in the collector layer 22.
【００３３】（４） イオン注入法を適用することに依
り、ドーズ量を５×１０12〔cm-2〕とし、また、加速エ
ネルギを３００〔ｋｅＶ〕〜４００〔ｋｅＶ〕として酸
素イオンの打ち込みを行なって素子分離領域２５を形成
する。(4) By applying the ion implantation method, the dose amount is set to 5 × 10 12 [cm −2 ], and the acceleration energy is set to 300 [keV] to 400 [keV] to implant oxygen ions. Then, the element isolation region 25 is formed.
【００３４】（５） リソグラフィ技術に於けるレジス
ト・プロセス、真空蒸着法、リフト・オフ法を適用する
ことに依って、ＡｕＧｅ（２０〔ｎｍ〕）／Ａｕ（４０
０〔ｎｍ〕）／Ｔｉ（１０〔ｎｍ〕）からなるコレクタ
電極２８を形成する。(5) AuGe (20 [nm]) / Au (40) is applied by applying a resist process, a vacuum deposition method, and a lift-off method in the lithography technique.
A collector electrode 28 composed of 0 [nm]) / Ti (10 [nm]) is formed.
【００３５】（６） リソグラフィ技術に於けるレジス
ト・プロセス、真空蒸着法、リフト・オフ法を適用する
ことに依って、ＡｕＧｅ（２０〔ｎｍ〕）／Ａｕ（４０
０〔ｎｍ〕）／Ｔｉ（１０〔ｎｍ〕）からなるエミッタ
電極２６を形成する。(6) By applying a resist process, a vacuum deposition method, and a lift-off method in the lithography technique, AuGe (20 [nm]) / Au (40
The emitter electrode 26 composed of 0 [nm]) / Ti (10 [nm]) is formed.
【００３６】（７） リソグラフィ技術に於けるレジス
ト・プロセス、真空蒸着法、リフト・オフ法を適用する
ことに依り、Ｔｉ（１０〔ｎｍ〕）／Ｐｔ（９０〔ｎ
ｍ〕）／Ａｕ（３００〔ｎｍ〕）／Ｔｉ（１０〔ｎ
ｍ〕）からなるベース電極２７を形成する。(7) By applying a resist process, a vacuum deposition method and a lift-off method in the lithography technique, Ti (10 [nm]) / Pt (90 [n
m]) / Au (300 [nm]) / Ti (10 [n
m]) is formed.
【００３７】（８） 図１乃至図４について説明した本
発明に依る方法を適用することに依り、厚さが例えば１
０００〔ｎｍ〕であるポリイミド膜２９並びにＴｉ（１
０〔ｎｍ〕）／Ａｕ（８００〔ｎｍ〕）からなる配線３
０を形成する。(8) By applying the method according to the present invention described with reference to FIGS.
000 [nm] polyimide film 29 and Ti (1
Wiring 3 composed of 0 [nm]) / Au (800 [nm])
Form 0.
【００３８】このようにして製造したＨＢＴでは、ポリ
イミド膜２９を設けたことに依って段差は完全に解消さ
れ、そして、エミッタ電極２６、ベース電極２７、コレ
クタ電極２８の表面は、薄い、例えば〜１００〔Å〕の
Ｔｉ膜で覆われているからポリイミド膜２９との密着は
強固であり、従って、例えば、エミッタ電極２６と配線
３０とを結ぶ為のコンタクト・ホールには傾斜が付与さ
れ、配線３０の断線は防止される。In the HBT thus manufactured, the step is completely eliminated by providing the polyimide film 29, and the emitter electrode 26, the base electrode 27, and the collector electrode 28 have thin surfaces, for example, Since it is covered with a 100 [Å] Ti film, the adhesion with the polyimide film 29 is strong, and therefore, for example, a contact hole for connecting the emitter electrode 26 and the wiring 30 is provided with an inclination, Breakage of 30 is prevented.
【００３９】[0039]
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、第一の金属配線にポリイミドと密着性が良い金
属薄膜を形成する工程と、ポリアミドカルボン酸膜を全
面に形成する工程と、ポリアミドカルボン酸膜にコンタ
クト・ホールを形成して第一の金属配線の一部を表出さ
せる工程と、熱処理を行なってポリアミドカルボン酸膜
をポリイミドからなる層間絶縁膜に変換すると共にコン
タクト・ホールの表面側が拡大するように傾斜を付与す
る工程と、コンタクト・ホールを介して第一の金属配線
とコンタクトする第二の金属配線を形成する工程とが含
まれる。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a metal thin film having good adhesion to polyimide on the first metal wiring, and a step of forming a polyamidecarboxylic acid film on the entire surface , A step of forming a contact hole in the polyamide carboxylic acid film to expose a part of the first metal wiring, and performing a heat treatment to convert the polyamide carboxylic acid film into an interlayer insulating film made of polyimide and the contact hole. And a step of forming a second metal wiring in contact with the first metal wiring via the contact hole.
【００４０】本発明では、Ａｕのような電導性の良い金
属の下層配線とポリイミド膜との間にポリイミドとの密
着性が良好な金属からなる薄膜を介在させることで、下
層配線とポリイミド膜との密着性を向上させるように
し、そして、その密着性が向上した利点を活かして簡単
且つ容易にコンタクト・ホールの内壁に傾斜を付与する
ことを可能にしている。従って、該コンタクト・ホール
に於ける下層配線とポリイミド膜とが接触している側の
寸法は精密であると共に上層配線の断線は確実に防止さ
れ、配線及び層間絶縁膜の信頼性は大きく向上する。In the present invention, by interposing a thin film made of a metal having good adhesion to polyimide between a lower layer wiring of a metal having good conductivity such as Au and the polyimide film, the lower layer wiring and the polyimide film are formed. The adhesiveness of the contact hole is improved, and the advantage of the improved adhesiveness is utilized so that the inner wall of the contact hole can be inclined easily and easily. Therefore, the dimension of the contact hole where the lower layer wiring is in contact with the polyimide film is precise, the disconnection of the upper layer wiring is surely prevented, and the reliability of the wiring and the interlayer insulating film is greatly improved. ..
【図１】実施例を解説する為の工程要所に於ける半導体
装置の要部切断側面図である。FIG. 1 is a side sectional view of a main part of a semiconductor device in a process key point for explaining an embodiment.
【図２】実施例を解説する為の工程要所に於ける半導体
装置の要部切断側面図である。FIG. 2 is a side sectional view of a main part of a semiconductor device at a process key point for explaining an embodiment.
【図３】実施例を解説する為の工程要所に於ける半導体
装置の要部切断側面図である。FIG. 3 is a sectional side view of a main part of a semiconductor device at a process key point for explaining an embodiment.
【図４】実施例を解説する為の工程要所に於ける半導体
装置の要部切断側面図である。FIG. 4 is a side sectional view of a main part of a semiconductor device at a process key point for explaining an embodiment.
【図５】本発明に依る配線を施したＨＢＴを説明する為
の要部切断側面図である。FIG. 5 is a cutaway side view of an essential part for explaining an HBT provided with wiring according to the present invention.
【図６】従来の技術を解説する為の工程要所に於ける半
導体装置の要部切断側面図である。FIG. 6 is a side sectional view of a main part of a semiconductor device in a process key point for explaining a conventional technique.
【図７】従来の技術を解説する為の工程要所に於ける半
導体装置の要部切断側面図である。FIG. 7 is a side sectional view of a main part of a semiconductor device at a process key point for explaining a conventional technique.
１１ 絶縁膜 １２ 配線 １３ 密着性強化膜 １４ ポリアミドカルボン酸膜 １４Ａ ポリイミド膜 １４Ｂ コンタクト・ホール １５ フォト・レジスト膜 １５Ａ 開口 １６ 配線 11 Insulating Film 12 Wiring 13 Adhesion Strengthening Film 14 Polyamide Carboxylic Acid Film 14A Polyimide Film 14B Contact Hole 15 Photo Resist Film 15A Opening 16 Wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display area H01L 21/331 29/73
Claims (2)
リイミドと密着性が良い金属薄膜を形成する工程と、 次いで、表面に於ける段差を解消して平坦化する為のポ
リアミドカルボン酸膜を全面に形成する工程と、 次いで、前記ポリアミドカルボン酸膜にコンタクト・ホ
ールを形成して前記第一の金属配線の一部を表出させる
工程と、 次いで、熱処理を行なって前記ポリアミドカルボン酸膜
をポリイミドからなる層間絶縁膜に変換すると共に前記
コンタクト・ホールの表面側が拡大するように傾斜を付
与する工程と、 次いで、前記コンタクト・ホールを介して前記第一の金
属配線とコンタクトする第二の金属配線を形成する工程
とが含まれてなることを特徴とする半導体装置の製造方
法。1. A step of forming a metal thin film having good adhesion to a polyimide on a first metal wiring having good conductivity on a substrate, and then a polyamide carbon for eliminating a level difference on the surface and planarizing the same. A step of forming an acid film on the entire surface, a step of forming a contact hole in the polyamidecarboxylic acid film to expose a part of the first metal wiring, and a heat treatment to form a polyamidecarboxylic acid film. A step of converting the acid film into an interlayer insulating film made of polyimide and imparting an inclination so that the surface side of the contact hole is enlarged, and then contacting the first metal wiring through the contact hole And a step of forming a second metal wiring.
表面がＡｕからなっていることを特徴とする請求項１記
載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein at least the surface of the first metal wiring having good conductivity is made of Au.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15318291A JPH05102330A (en) | 1991-06-25 | 1991-06-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15318291A JPH05102330A (en) | 1991-06-25 | 1991-06-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102330A true JPH05102330A (en) | 1993-04-23 |
Family
ID=15556844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15318291A Withdrawn JPH05102330A (en) | 1991-06-25 | 1991-06-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102330A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015133424A (en) * | 2014-01-14 | 2015-07-23 | 住友電工デバイス・イノベーション株式会社 | Electronic component manufacturing method |
| US11424203B2 (en) | 2019-05-13 | 2022-08-23 | Fuji Electric Co., Ltd. | Semiconductor module and method of manufacturing semiconductor module |
-
1991
- 1991-06-25 JP JP15318291A patent/JPH05102330A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015133424A (en) * | 2014-01-14 | 2015-07-23 | 住友電工デバイス・イノベーション株式会社 | Electronic component manufacturing method |
| US11424203B2 (en) | 2019-05-13 | 2022-08-23 | Fuji Electric Co., Ltd. | Semiconductor module and method of manufacturing semiconductor module |
| US11824024B2 (en) | 2019-05-13 | 2023-11-21 | Fuji Electric Co., Ltd. | Semiconductor module and method of manufacturing semiconductor module |
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