JPH0498354A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0498354A JPH0498354A JP21023490A JP21023490A JPH0498354A JP H0498354 A JPH0498354 A JP H0498354A JP 21023490 A JP21023490 A JP 21023490A JP 21023490 A JP21023490 A JP 21023490A JP H0498354 A JPH0498354 A JP H0498354A
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- instruction
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- arithmetic processor
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Links
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、プログラマブルコントローラなどのように、
複数の演算プロセッサにより共通バスを介して共有メモ
リに相互にアクセスする情報処理装置に関する。
複数の演算プロセッサにより共通バスを介して共有メモ
リに相互にアクセスする情報処理装置に関する。
[従来の技術1
従来この種の装置の一例としてプログラマブルコントロ
ーラの回路構成を第4図に示す。
ーラの回路構成を第4図に示す。
マイクロプロセッサ(MPU) 1はシステム全体の制
御を司どり、次の処理を実行する。
御を司どり、次の処理を実行する。
(1)電源投入時の処置内の各種回路に対する初期化処
理 (2)プログラミング装置との間の通信処理(3)制御
対象機器との間の通信処理 (4)システムの故障診断処理 (5)その他処理 このような処理を実行するための制御プログラムがシス
テム用リードオンリメモリ(ROM) 2に予め格納さ
れる。また、システム用ランダムアクセスメモリ(RA
M) 3には上記処理に用いられる各種データが一時格
納される。
理 (2)プログラミング装置との間の通信処理(3)制御
対象機器との間の通信処理 (4)システムの故障診断処理 (5)その他処理 このような処理を実行するための制御プログラムがシス
テム用リードオンリメモリ(ROM) 2に予め格納さ
れる。また、システム用ランダムアクセスメモリ(RA
M) 3には上記処理に用いられる各種データが一時格
納される。
電子機器を制御するためのシーケンスプログラムはプロ
グラミング装置において作成された後、プログラマブル
コントローラに送信される。このシーケンスプログラム
はプログラマブルコントローラにおいてMPUIにより
ユーザ用RAM6に書き込まれる。
グラミング装置において作成された後、プログラマブル
コントローラに送信される。このシーケンスプログラム
はプログラマブルコントローラにおいてMPUIにより
ユーザ用RAM6に書き込まれる。
システムの起動後、ビット演算プロセッサ(BP)5は
一定周期で起動し、共有メモリとして使用するユーザ用
RAM6から、シーケンスプログラムを読出し、シーケ
ンス演算を実行する。この演算結果をユーザ用RAM6
に書き込んだ後、BP5は動作を停止して、次回のシー
ケンス演算の実行タイミングになるのを待つ。
一定周期で起動し、共有メモリとして使用するユーザ用
RAM6から、シーケンスプログラムを読出し、シーケ
ンス演算を実行する。この演算結果をユーザ用RAM6
に書き込んだ後、BP5は動作を停止して、次回のシー
ケンス演算の実行タイミングになるのを待つ。
MPUIはユーザ用RAM6から上記シーケンス演算結
果を電子機器に対する動作指示信号として読み出し、電
子機器に送信する。また電子機器から受信した回路状態
信号もシーケンス演算のためにユーザ用RAM6に書き
込む。
果を電子機器に対する動作指示信号として読み出し、電
子機器に送信する。また電子機器から受信した回路状態
信号もシーケンス演算のためにユーザ用RAM6に書き
込む。
このように、プログラマブルコントローラでは、シーケ
ンス演算に高速処理の可能な(ビット)演算プロセッサ
を用いて、その他−膜処理に廉価なマイクロプロセッサ
を用いている。
ンス演算に高速処理の可能な(ビット)演算プロセッサ
を用いて、その他−膜処理に廉価なマイクロプロセッサ
を用いている。
このような二つの演算プロセッサが並行的に処理を非同
期で実行可能とするために、バススイッチ4により共通
バスの遮断が行なわれる。すなわち、BP5がシーケン
ス演算を行うときは、バススイッチ4によりバスを遮断
し、BP5がユーザ用RAM6を専荷する。
期で実行可能とするために、バススイッチ4により共通
バスの遮断が行なわれる。すなわち、BP5がシーケン
ス演算を行うときは、バススイッチ4によりバスを遮断
し、BP5がユーザ用RAM6を専荷する。
BP5がシーケンス演算を終了して、次回のシーケンス
演算の開始まで停止しているときは、バススイッチ4に
よりバス接続が行なわれると共に、BP5からビット演
算(シーケンス演算)を停止している旨の信号がMPU
Iに割込み的に出力される。
演算の開始まで停止しているときは、バススイッチ4に
よりバス接続が行なわれると共に、BP5からビット演
算(シーケンス演算)を停止している旨の信号がMPU
Iに割込み的に出力される。
この結果、MPUIではユーザ用RAM6に対する情報
の読み/書き(以下アクセスと称す)が可能なことを知
り、シーケンス演算結果の読み出し等のアクセス処理を
行っている。
の読み/書き(以下アクセスと称す)が可能なことを知
り、シーケンス演算結果の読み出し等のアクセス処理を
行っている。
[発明が解決しようとする課題]
しかしながら、従来この種の装置では、BP5が1回の
シーケンスプログラムの演算処理を終了するまでは、M
PUIがユーザ用RAM6にアクセスすることはできな
い。従来では、ユーザ用RAM6から電子機器の動作状
態信号をMPUIにより読出し、プログラミング装置の
表示器に表示することで、ユーザに電子機器の動作状態
を報らせている。けれども、上述の理由により、BP5
がシーケンス演算を実行中はユーザは電子機器の動作を
確認することができないという不具合があった。
シーケンスプログラムの演算処理を終了するまでは、M
PUIがユーザ用RAM6にアクセスすることはできな
い。従来では、ユーザ用RAM6から電子機器の動作状
態信号をMPUIにより読出し、プログラミング装置の
表示器に表示することで、ユーザに電子機器の動作状態
を報らせている。けれども、上述の理由により、BP5
がシーケンス演算を実行中はユーザは電子機器の動作を
確認することができないという不具合があった。
このような不具合を解消するために、MPUI側からB
P5に対して、割込み信号を出力し、動作を停止させる
ことも考えられる。この場合、ユーザ用RAM6からデ
ータの読み出しをBP5により行なっている陣中に、B
P5が停止し、バススイッチ4が開(バス接続)になる
と、バス上で混信が生じる場合があるという不具合が新
たに生じる。
P5に対して、割込み信号を出力し、動作を停止させる
ことも考えられる。この場合、ユーザ用RAM6からデ
ータの読み出しをBP5により行なっている陣中に、B
P5が停止し、バススイッチ4が開(バス接続)になる
と、バス上で混信が生じる場合があるという不具合が新
たに生じる。
そこで、本発明は、このような点に鑑みて、非同期で実
行している2つの演算プロセッサが共有メモリに対して
共通バス上の混信を発生することなく効果的にアクセス
することの可能な情報処理装置を提供することを目的と
する。
行している2つの演算プロセッサが共有メモリに対して
共通バス上の混信を発生することなく効果的にアクセス
することの可能な情報処理装置を提供することを目的と
する。
[課題を解決するための手段l
このような目的を達成するために、本発明は、−時停止
機能を共に有する第1演算プロセッサおよび第2演算プ
ロセッサにより共通バスを介して共有メモリにアクセス
する情報処理装置であって、前記第1演算プロセッサか
らアクセス要求を受信したときは前記第1演算プロセッ
サおよび前記第2演算プロセッサに対して一時停止を指
示する第1指示手段と、前記第2演算プロセッサの一時
停止の確定に応じて、前記第1演算プロセッサに一時停
止の解除を指示する第2指示手段と、前記第1演算プロ
セッサの前記共有メモリに対するアクセスの終了に応じ
て前記第2演算プロセッサに一時停止の解除を指示する
第3指示手段と、前記第1演算プロセッサからの前記ア
クセス要求があったときは、前記第2指示手段の前記第
1演算プロセッサに対する一時停止の解除の指示に応じ
て当該第1演算プロセッサによる前記共有メモリに対す
るアクセスを許可し、前記第3指示手段の前記第2演算
プロセッサに対する一時停止の解除の指示に応じて当該
第2演算プロセッサによる前記共有メモリに対するアク
セスを許可するように前記共通バスの遮断/接続を行う
バス制御手段とを具えたことを特徴とする。
機能を共に有する第1演算プロセッサおよび第2演算プ
ロセッサにより共通バスを介して共有メモリにアクセス
する情報処理装置であって、前記第1演算プロセッサか
らアクセス要求を受信したときは前記第1演算プロセッ
サおよび前記第2演算プロセッサに対して一時停止を指
示する第1指示手段と、前記第2演算プロセッサの一時
停止の確定に応じて、前記第1演算プロセッサに一時停
止の解除を指示する第2指示手段と、前記第1演算プロ
セッサの前記共有メモリに対するアクセスの終了に応じ
て前記第2演算プロセッサに一時停止の解除を指示する
第3指示手段と、前記第1演算プロセッサからの前記ア
クセス要求があったときは、前記第2指示手段の前記第
1演算プロセッサに対する一時停止の解除の指示に応じ
て当該第1演算プロセッサによる前記共有メモリに対す
るアクセスを許可し、前記第3指示手段の前記第2演算
プロセッサに対する一時停止の解除の指示に応じて当該
第2演算プロセッサによる前記共有メモリに対するアク
セスを許可するように前記共通バスの遮断/接続を行う
バス制御手段とを具えたことを特徴とする。
【作 用1
本発明は、互に非同期で動作する2つの演算プロセッサ
を一時停止させることでバス制御のための同期をとるこ
とが可能になることに着目し、第1指示手段は第1演算
プロセッサからアクセス要求に応じて第1および第2演
算手段を共に一時停止させる。次に第2演算プロセッサ
の一時停止の確定に応じて第2指示手段の指示により第
1演算プロセッサが起動するので共有メモリに対してア
クセスを行ってもバス上の混信は生じない。また、従来
のように第1演算プロセッサは第2演算プロセッサのプ
ログラム終了までアクセスを待機する必要はなく、任意
所望のタイミングで共有メモリにアクセスを実行するこ
とができる。
を一時停止させることでバス制御のための同期をとるこ
とが可能になることに着目し、第1指示手段は第1演算
プロセッサからアクセス要求に応じて第1および第2演
算手段を共に一時停止させる。次に第2演算プロセッサ
の一時停止の確定に応じて第2指示手段の指示により第
1演算プロセッサが起動するので共有メモリに対してア
クセスを行ってもバス上の混信は生じない。また、従来
のように第1演算プロセッサは第2演算プロセッサのプ
ログラム終了までアクセスを待機する必要はなく、任意
所望のタイミングで共有メモリにアクセスを実行するこ
とができる。
[実施例1
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第1図は本発明実施例に右けるプログラマブルコントロ
ーラの主要構成を示す。
ーラの主要構成を示す。
第1図において、第4図の従来例と同様の箇所には同一
の符号を付し、詳細な説明を省略する。
の符号を付し、詳細な説明を省略する。
本発明に関わるビット演算プロセッサ(BPI I I
は演算回路12.監視回路13およびバススイッチ4か
ら主に構成されている。
は演算回路12.監視回路13およびバススイッチ4か
ら主に構成されている。
演算回路12はユーザ用RAM6に格納されたシーケン
スプログラムをシーケンス命令単位で読出し、演算実行
する。演算回路12には高速クロックで動作可能な演算
プロセッサなどを用いるとよい。演算回路12が本発明
の第2演算プロセッサとして動作し、MP旧が第1演算
プロセッサとして動作する。
スプログラムをシーケンス命令単位で読出し、演算実行
する。演算回路12には高速クロックで動作可能な演算
プロセッサなどを用いるとよい。演算回路12が本発明
の第2演算プロセッサとして動作し、MP旧が第1演算
プロセッサとして動作する。
監視回路13はMPUIからのユーザ用RAM6に対す
るアクセス要求を検知すると共に、演算回路12の動作
状態に応じて、MPUIに対しては後述のビット演算停
止通知信号、ウェイト指示信号を送信し、バススイッチ
4に対して開閉指示信号を送信する。
るアクセス要求を検知すると共に、演算回路12の動作
状態に応じて、MPUIに対しては後述のビット演算停
止通知信号、ウェイト指示信号を送信し、バススイッチ
4に対して開閉指示信号を送信する。
監視回路13が本発明の第1〜第3指示手段として動作
し、バススイッチ4がバス制御手段として動作する。
し、バススイッチ4がバス制御手段として動作する。
監視回路13の回路構成を第2図に示す。
第2図において、デコーダ100ばMPU側のアドレス
線11上のアドレス信号を入力し、このアドレス信号の
示すアドレスがユーザ用RAM6に対して割当てたアド
レスの範囲内に有るか否かを判定する。アドレス信号の
示すアドレスがユーザ用RAM6のアドレス範囲に有る
ときは、デコーダ100はMPUIがユーザ用RAM6
に対するアクセス要求が有ると判断し、レベルオンのア
クセス要求信号を発生する。
線11上のアドレス信号を入力し、このアドレス信号の
示すアドレスがユーザ用RAM6に対して割当てたアド
レスの範囲内に有るか否かを判定する。アドレス信号の
示すアドレスがユーザ用RAM6のアドレス範囲に有る
ときは、デコーダ100はMPUIがユーザ用RAM6
に対するアクセス要求が有ると判断し、レベルオンのア
クセス要求信号を発生する。
アンド回路101は演算回路12から、出力されるビッ
ト演算停止通知信号の反転信号および上記アクセス要求
信号を入力し、ビット演算停止通知信号がビット演算実
行中(レベルオフ)を示しているときにはゲートを開き
、上記レベルオンのアクセス要求信号をウェイト(−時
停止又は待機とも呼ばれる)指示信号としてMPUIに
送信する。
ト演算停止通知信号の反転信号および上記アクセス要求
信号を入力し、ビット演算停止通知信号がビット演算実
行中(レベルオフ)を示しているときにはゲートを開き
、上記レベルオンのアクセス要求信号をウェイト(−時
停止又は待機とも呼ばれる)指示信号としてMPUIに
送信する。
また、アンド回路101はアクセス要求信号が発生(レ
ベルオン)し、ビット演算停止通知信号がビット演算停
止(レベルオン)を示しているときにはゲートを閉じレ
ベルオンのアクセス要求信号を反転したレベルオフのす
なわち、MPUIのウェイト解除を指示するウェイト指
示信号をMPUIに送信する。
ベルオン)し、ビット演算停止通知信号がビット演算停
止(レベルオン)を示しているときにはゲートを閉じレ
ベルオンのアクセス要求信号を反転したレベルオフのす
なわち、MPUIのウェイト解除を指示するウェイト指
示信号をMPUIに送信する。
本実施例では、このような監視回路13を設けることに
より、MPU1のユーザ用RAM6に対するアクセス要
求を検知する。次にBPII内の演算回路12が1つの
シーケンス命令の演算を終了するまではMPUIをウェ
イト状態に設定し、シーケンス命令の演算終了に応じて
MPUIのウェイト状態を解除することによりMPU1
のユーザ用RAM6に対するアクセスを許可する。また
、同時に、BPI lの演算回路12はMPUIのユー
ザ用RAM6に対するアクセスを終了するまではビット
演算を停止する。
より、MPU1のユーザ用RAM6に対するアクセス要
求を検知する。次にBPII内の演算回路12が1つの
シーケンス命令の演算を終了するまではMPUIをウェ
イト状態に設定し、シーケンス命令の演算終了に応じて
MPUIのウェイト状態を解除することによりMPU1
のユーザ用RAM6に対するアクセスを許可する。また
、同時に、BPI lの演算回路12はMPUIのユー
ザ用RAM6に対するアクセスを終了するまではビット
演算を停止する。
このような処理を行うための回路動作を第3図のフロー
チャートを参照しながら説明する。
チャートを参照しながら説明する。
第1図において、電源が投入されると、MPUIが起動
し、システム用ROM2の先頭アドレスから第3図に示
すMPLII用の制御手順を順次に読出し、実行する。
し、システム用ROM2の先頭アドレスから第3図に示
すMPLII用の制御手順を順次に読出し、実行する。
MPUIはBPI 1を起動させる。この起動に応じて
、バススイッチ4によりBP側のバスがMPU側のバス
と遮断され、BPIIの演算回路12はユーザ用RAM
6の先頭アドレスからシーケンス命令を順次に読出し、
シーケンス命令の規定するビット演算を実行する。
、バススイッチ4によりBP側のバスがMPU側のバス
と遮断され、BPIIの演算回路12はユーザ用RAM
6の先頭アドレスからシーケンス命令を順次に読出し、
シーケンス命令の規定するビット演算を実行する。
なお、BPIIはシーケンス命令の読出しに先立って、
アクセス要求信号(第2図参照)のレベル状態を調べ、
ユーザ用RAM6に対するMPUIのアクセス要求が無
いことを確認する(第3図のステップ5100〜512
5のループ処理)。
アクセス要求信号(第2図参照)のレベル状態を調べ、
ユーザ用RAM6に対するMPUIのアクセス要求が無
いことを確認する(第3図のステップ5100〜512
5のループ処理)。
一方、MPUIでは起動後、システム用ROM2から読
出しのプログラム命令もしくは不図示のプログラミング
装置から割込み的に送信されたプログラム命令を入力す
る(第3図のステップSIO−320)。このプログラ
ム命令が、共有メモリすなわち、ユーザ用RAM6に対
するアクセスを行う命令であることを命令のコード識別
により検出すると、プログラム命令により指定されたア
ドレスを示すアドレス信号および読出し/書き込みを指
示するR/Vl信号ならびにアクセスに必要な各種信号
を発生する(第3図のステップS30−340 )。
出しのプログラム命令もしくは不図示のプログラミング
装置から割込み的に送信されたプログラム命令を入力す
る(第3図のステップSIO−320)。このプログラ
ム命令が、共有メモリすなわち、ユーザ用RAM6に対
するアクセスを行う命令であることを命令のコード識別
により検出すると、プログラム命令により指定されたア
ドレスを示すアドレス信号および読出し/書き込みを指
示するR/Vl信号ならびにアクセスに必要な各種信号
を発生する(第3図のステップS30−340 )。
このアドレス信号の発生が、BPI lの監視回路13
内のデコーダ100(第2図参照)により検知され、デ
コーダ100においてBPIIに対して一時停止を指示
するレベルオンのアクセス要求信号およびMPUIに対
して一時停止を指示するレベルオンのウェイト信号が発
生される。BPII内の演算回路12では、ステップ5
120のピットン寅算を終了した後、ステップ5100
でレベルオンのアクセス要求信号の発生を検知し、手順
をステップ5100−5I30→5150へと進め、ビ
ット演算停止通知信号をレベルオフからレベルオンに切
換える。この結果、監視回路13から出力されるMPU
Iに対するウェイト指示信号がレベルオンからレベルオ
フすなわち、ウェイト(−時停止)指示からウェイト解
除の指示に切換わる6ビツト演算停止通知信号のレベル
切換えに応じてバススイッチ4への開閉信号(第2図参
照)もレベルがオフからオンに切換わり、バススイッチ
4のゲートが開になり、BP側ババスMPU側バスとが
接続される。
内のデコーダ100(第2図参照)により検知され、デ
コーダ100においてBPIIに対して一時停止を指示
するレベルオンのアクセス要求信号およびMPUIに対
して一時停止を指示するレベルオンのウェイト信号が発
生される。BPII内の演算回路12では、ステップ5
120のピットン寅算を終了した後、ステップ5100
でレベルオンのアクセス要求信号の発生を検知し、手順
をステップ5100−5I30→5150へと進め、ビ
ット演算停止通知信号をレベルオフからレベルオンに切
換える。この結果、監視回路13から出力されるMPU
Iに対するウェイト指示信号がレベルオンからレベルオ
フすなわち、ウェイト(−時停止)指示からウェイト解
除の指示に切換わる6ビツト演算停止通知信号のレベル
切換えに応じてバススイッチ4への開閉信号(第2図参
照)もレベルがオフからオンに切換わり、バススイッチ
4のゲートが開になり、BP側ババスMPU側バスとが
接続される。
一方、MP[IIではユーザ用RAM6に対するアドレ
ス信号およびR/W信号を発生した後(第3図のステッ
プS40 ) 、 BPII側から送出のウェイト指示
信号(レベルオン)により一時停止状態を続け、BPI
I側からウェイト解除の指示を待つ(第3図ステップS
40→S50のループ処理)。上述のように、BPI
1の演算回路12のビット演算が終了すると、・ウェイ
トの解除指示を示すレベルオフのウェイト指示信号が監
視回路13から送信される。
ス信号およびR/W信号を発生した後(第3図のステッ
プS40 ) 、 BPII側から送出のウェイト指示
信号(レベルオン)により一時停止状態を続け、BPI
I側からウェイト解除の指示を待つ(第3図ステップS
40→S50のループ処理)。上述のように、BPI
1の演算回路12のビット演算が終了すると、・ウェイ
トの解除指示を示すレベルオフのウェイト指示信号が監
視回路13から送信される。
MPUIにおいてウェイト指示信号のレベル変化を検知
すると、ビット演算停止通知信号がレベルオンすなわち
、BPI lにおいてビット演算停止状態に有ることを
確認した上でユーザ用RAM6に対するアクセスを行う
(第3図のステップ570)。この処理により例えば情
報の読出しの場合、アドレス信号、読出しくR)信号が
ユーザ用RAM6に送られ、ユーザ用RAM6から出力
の記憶情報がBP側データ線22に出力される。この情
報はバススイッチ4゜MPU側デーデー112を介して
MPUIに転送される。
すると、ビット演算停止通知信号がレベルオンすなわち
、BPI lにおいてビット演算停止状態に有ることを
確認した上でユーザ用RAM6に対するアクセスを行う
(第3図のステップ570)。この処理により例えば情
報の読出しの場合、アドレス信号、読出しくR)信号が
ユーザ用RAM6に送られ、ユーザ用RAM6から出力
の記憶情報がBP側データ線22に出力される。この情
報はバススイッチ4゜MPU側デーデー112を介して
MPUIに転送される。
MPUIがユーザ用RAM6に対するアクセス処理を終
了し、他の処理を実行すると(第3図のステップS20
→S30→S80 ) 、アドレス線12.22上のア
ドレス信号はユーザ用RAM6以外のアドレス指示とな
る。
了し、他の処理を実行すると(第3図のステップS20
→S30→S80 ) 、アドレス線12.22上のア
ドレス信号はユーザ用RAM6以外のアドレス指示とな
る。
この結果、BPIIの監視回路13内のデコーダ100
(第2図参照)はアドレスの変更を検知し、ユーザ用R
AM6に対するアクセス要求がな(なったと判断してB
PI lに対する一時停止の解除の指示のためにアクセ
ス要求信号をレベルオンからレベルオフに切換える。
(第2図参照)はアドレスの変更を検知し、ユーザ用R
AM6に対するアクセス要求がな(なったと判断してB
PI lに対する一時停止の解除の指示のためにアクセ
ス要求信号をレベルオンからレベルオフに切換える。
BPI 1の演算回路12では上述のように、MPUI
がユーザ用RAM6に対してアクセスを行っている間第
3図のステップ5130→5150のループ処理を行っ
て、−時停止状態を保ち、アクセス終了を待機している
。アクセス要求信号のレベルオフへの変化をステップ5
130で検知すると、ビット演算停止通知信号を現在の
レベルオンからオフに切換えてシーケンス命令の実行を
再開する(第3図のステップ5130→5140→5i
io)。また、ビット演算停止通知信号の反転に応じて
バススイッチ4によりバスが遮断される。
がユーザ用RAM6に対してアクセスを行っている間第
3図のステップ5130→5150のループ処理を行っ
て、−時停止状態を保ち、アクセス終了を待機している
。アクセス要求信号のレベルオフへの変化をステップ5
130で検知すると、ビット演算停止通知信号を現在の
レベルオンからオフに切換えてシーケンス命令の実行を
再開する(第3図のステップ5130→5140→5i
io)。また、ビット演算停止通知信号の反転に応じて
バススイッチ4によりバスが遮断される。
BPI 1の演算回路12においてシーケンス命令全て
を実行すると(第3図ステップ5125) 、本制御手
順を終了し従来通り停止状態となり、次回のシーケンス
演算の開始タイミングまで演算処理を停止する。
を実行すると(第3図ステップ5125) 、本制御手
順を終了し従来通り停止状態となり、次回のシーケンス
演算の開始タイミングまで演算処理を停止する。
この結果、ビット演算停止通知信号はレベルオンとなる
。このため、バススイッチ4のゲートが開き、BPI
1の演算回路12が次回のシーケンス演算を開始するま
での間、MPUIのユーザ用RAM6に対するアクセス
が可能となる。
。このため、バススイッチ4のゲートが開き、BPI
1の演算回路12が次回のシーケンス演算を開始するま
での間、MPUIのユーザ用RAM6に対するアクセス
が可能となる。
なお、この間監視回路13ではビット演算停止通知信号
のレベルオンによりアンド回路101のゲートが閉じる
ので、MPUIへのウェイト指示信号はレベルオフ、す
なわち、ウェイト解除指示となるので、MPUIが一時
停止状態になることはない。
のレベルオンによりアンド回路101のゲートが閉じる
ので、MPUIへのウェイト指示信号はレベルオフ、す
なわち、ウェイト解除指示となるので、MPUIが一時
停止状態になることはない。
以上、説明したように、本実施例においては、MPUI
はユーザ用RAM6にアクセスする必要があるときは、
単にユーザ用RAM6に対するアドレス信号および読み
/書き信号を発生すればよく、MPUIが一時停止する
時間も、最大で1シーケンス命令の読み出しおよび実行
の時間である。
はユーザ用RAM6にアクセスする必要があるときは、
単にユーザ用RAM6に対するアドレス信号および読み
/書き信号を発生すればよく、MPUIが一時停止する
時間も、最大で1シーケンス命令の読み出しおよび実行
の時間である。
従来のようにMPUIがシーケンスプログラムの終了ま
でユーザ用RAM6に対するアクセスを待たなければな
らなかったのに対し、本実施例におけるMPUIの待ち
時間が大幅に短縮されることは明らかである。
でユーザ用RAM6に対するアクセスを待たなければな
らなかったのに対し、本実施例におけるMPUIの待ち
時間が大幅に短縮されることは明らかである。
本実施例の他、次の例が挙げられる。
1 ) BPIIから出力するビット演算停止通知信号
およびウェイト指示信号はMPUIの割込み端子へ入力
するようにすればよいが、MPUIがウェイト機能もし
くは一時停止(ホールドと呼ばれる)機能を有する場合
、MPUIのウェイト端子又はホールド端子へウェイト
指示信号を入力しても本実施例と同様の処理を行うこと
ができる。この場合、第3図のステップS50における
ウェイト信号の判別処理は不要となる。
およびウェイト指示信号はMPUIの割込み端子へ入力
するようにすればよいが、MPUIがウェイト機能もし
くは一時停止(ホールドと呼ばれる)機能を有する場合
、MPUIのウェイト端子又はホールド端子へウェイト
指示信号を入力しても本実施例と同様の処理を行うこと
ができる。この場合、第3図のステップS50における
ウェイト信号の判別処理は不要となる。
2)本実施例ではBPII内にバススイッチ4.監視回
路13を内蔵し、回路の小型化を図っているが、バスス
イッチ4.監視回路13をBPI lに外部接続しても
よいことは言うまでもない。
路13を内蔵し、回路の小型化を図っているが、バスス
イッチ4.監視回路13をBPI lに外部接続しても
よいことは言うまでもない。
3)本実施例ではユーザ用RAM6にはシーケンス演算
に用いる情報信号を記憶するようにしているが、装置の
小型化を図りたい場合は、システムRAM3に記憶する
情報をユーザ用RAM6に記憶させると、第1図のシス
テム用RAM3を不要とすることができる。
に用いる情報信号を記憶するようにしているが、装置の
小型化を図りたい場合は、システムRAM3に記憶する
情報をユーザ用RAM6に記憶させると、第1図のシス
テム用RAM3を不要とすることができる。
4)本実施例では1つの共通メモリ(ユーザ用RAM6
)に対して2つの演算プロセッサ(MPUI。
)に対して2つの演算プロセッサ(MPUI。
BPII)がアクセスする例を示したが、演算プロセッ
サ個数を2以上とすることもできる。この場合、各演算
プロセッサと共有メモリとの間の各信号系にバススイッ
チを用け、監視回路において、各演算プロセッサの発生
するアクセス要求を検知してバススイッチの開閉制御お
よび各プロセッサへのウェイト指示を行う。
サ個数を2以上とすることもできる。この場合、各演算
プロセッサと共有メモリとの間の各信号系にバススイッ
チを用け、監視回路において、各演算プロセッサの発生
するアクセス要求を検知してバススイッチの開閉制御お
よび各プロセッサへのウェイト指示を行う。
[発明の効果]
以上、説明したように、本発明によれば、共有メモリに
対しては、通常第2演算プロセッサが共有メモリを専用
し、第1演算プロセッサが割込み的に共有メモリに対し
てアクセスするので、2つの演算プロセッサにおいて共
通的に使用するデータの格納用として共通メモリを使用
するだけでなく、2つの演算プロセッサの演算データの
ワーク用として共有メモリを使用することも可能となり
、従来のように各演算プロセッサ毎にワーク用メモリを
用意する必要はないという効果が得られる。
対しては、通常第2演算プロセッサが共有メモリを専用
し、第1演算プロセッサが割込み的に共有メモリに対し
てアクセスするので、2つの演算プロセッサにおいて共
通的に使用するデータの格納用として共通メモリを使用
するだけでなく、2つの演算プロセッサの演算データの
ワーク用として共有メモリを使用することも可能となり
、従来のように各演算プロセッサ毎にワーク用メモリを
用意する必要はないという効果が得られる。
第1図は本発明実施例の回路構成を示すブロック図、
第2図は第1図のBPI 1の回路構成を示すブロック
図、 第3図は本発明実施例の動作手順を示すフローチャート
、 第4図は従来例の回路構成を示すブロック図である。 1・・・マイクロプロセッサ(MPU)、2・・・シス
テム用リードオンリメモリ(ROM)、3・・・システ
ム用ランダムアクセスメモリ(RAM)、4・・・バス
スイッチ、 5.11・・・ビット演算プロセッサfBP)、6・・
・ユーザ用ランダムアクセスメモリ(RAM)、12・
・・演算回路、 13・・・監視回路。
図、 第3図は本発明実施例の動作手順を示すフローチャート
、 第4図は従来例の回路構成を示すブロック図である。 1・・・マイクロプロセッサ(MPU)、2・・・シス
テム用リードオンリメモリ(ROM)、3・・・システ
ム用ランダムアクセスメモリ(RAM)、4・・・バス
スイッチ、 5.11・・・ビット演算プロセッサfBP)、6・・
・ユーザ用ランダムアクセスメモリ(RAM)、12・
・・演算回路、 13・・・監視回路。
Claims (1)
- 【特許請求の範囲】 1)一時停止機能を共に有する第1演算プロセッサおよ
び第2演算プロセッサにより共通バスを介して共有メモ
リにアクセスする情報処理装置であって、 前記第1演算プロセッサからアクセス要求を受信したと
きは前記第1演算プロセッサおよび前記第2演算プロセ
ッサに対して一時停止を指示する第1指示手段と、 前記第2演算プロセッサの一時停止の確定に応じて、前
記第1演算プロセッサに一時停止の解除を指示する第2
指示手段と、 前記第1演算プロセッサの前記共有メモリに対するアク
セスの終了に応じて前記第2演算プロセッサに一時停止
の解除を指示する第3指示手段と、 前記第1演算プロセッサからの前記アクセス要求があっ
たときは、前記第2指示手段の前記第1演算プロセッサ
に対する一時停止の解除の指示に応じて当該第1演算プ
ロセッサによる前記共有メモリに対するアクセスを許可
し、前記第3指示手段の前記第2演算プロセッサに対す
る一時停止の解除の指示に応じて当該第2演算プロセッ
サによる前記共有メモリに対するアクセスを許可するよ
うに前記共通バスの遮断/接続を行うバス制御手段と を具えたことを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21023490A JPH0498354A (ja) | 1990-08-10 | 1990-08-10 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21023490A JPH0498354A (ja) | 1990-08-10 | 1990-08-10 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0498354A true JPH0498354A (ja) | 1992-03-31 |
Family
ID=16586009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21023490A Pending JPH0498354A (ja) | 1990-08-10 | 1990-08-10 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0498354A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5508904A (en) * | 1993-12-17 | 1996-04-16 | Nihon Protector Co., Ltd. | Switching regulator having superimposing chopping-wave voltage forming circuit |
-
1990
- 1990-08-10 JP JP21023490A patent/JPH0498354A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5508904A (en) * | 1993-12-17 | 1996-04-16 | Nihon Protector Co., Ltd. | Switching regulator having superimposing chopping-wave voltage forming circuit |
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