JPH0494547A - Charge coupled device - Google Patents
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、電荷結合装置に関し、特に、フローティング
拡散層増幅器型電荷検出装置を有する電荷結合装置に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a charge coupled device, and more particularly to a charge coupled device having a floating diffusion layer amplifier type charge detection device.
[従来の技術]
従来のこの種電荷検出装置を第3図を参照して説明する
。同図において、1はn型半導体基板、2はその上に設
けられたpウェル領域、3はpウェル領域2内に設けら
れたnウェル領域、4.5はそれぞれnウェル領域3内
に設けられたn+型のフローティング拡散層とリセット
ドレイン、6は図の右側に存在している電荷転送素子に
よって転送されてきた信号電荷のフローティング拡散層
4への流入をコントロールする出力ゲート電極、7はフ
ローティング拡散層4の電位を一定の周期でリセットド
レインの電位V乳にリセットするりセットゲート電極、
8はフローティング拡散層の電位変化を検出するソース
フォロワトランジスタである。[Prior Art] A conventional charge detection device of this type will be explained with reference to FIG. In the figure, 1 is an n-type semiconductor substrate, 2 is a p-well region provided thereon, 3 is an n-well region provided within the p-well region 2, and 4.5 is each provided within the n-well region 3. 6 is an output gate electrode that controls the inflow of signal charges transferred by the charge transfer element on the right side of the figure into the floating diffusion layer 4, and 7 is a floating diffusion layer. A set gate electrode that resets the potential of the diffusion layer 4 to the potential of the reset drain at regular intervals,
8 is a source follower transistor that detects potential changes in the floating diffusion layer.
第3図の電荷検出装置は次のように動作する。The charge detection device of FIG. 3 operates as follows.
まず、リセットゲート電極7に印加される電圧を゛ハイ
”としてフローティング拡散層4の表面電位をリセット
電位■Rにリセットする。続いて、出力ゲートを掻6下
のチャネルを通して電荷転送素子からの信号電荷Qをフ
ローティング拡散層4の電位井戸に転送する。これによ
るフローティング拡散層の表面電位の変化がソースフォ
ロワトランジスタ8を介して出力される。この出力V
outは、ソースフォロワトランジスタの伝達コンダク
タンスをgl、ソース抵抗をR5として次式で与えられ
る。First, the voltage applied to the reset gate electrode 7 is set to ``high'' to reset the surface potential of the floating diffusion layer 4 to the reset potential ■R.Subsequently, the output gate is connected to the signal from the charge transfer element through the channel under the electrode 6. The charge Q is transferred to the potential well of the floating diffusion layer 4. The resulting change in the surface potential of the floating diffusion layer is outputted via the source follower transistor 8. This output V
out is given by the following equation, where gl is the transfer conductance of the source follower transistor, and R5 is the source resistance.
Vout =Q/Cvo−gm Rs / (1+gm
Rs )・・・・・・(1)
ただし、CVOはフローティング拡散層の全容量であっ
て、これは、フローティング拡散層の接合容量C1、フ
ローティング拡散層と出力ゲート電極6との間の容量C
2、フローティング拡散層とリセットゲート電極7との
間の容量C3、フローティグ拡散層からソースフォロワ
トランジスタ8のゲート電極までの配線容量C4及びソ
ースフォロワトランジスタ8のゲート・ドレイン間の容
量Cgd、ゲート・ソース間の容量Cgs’からなる。Vout=Q/Cvo-gm Rs/(1+gm
Rs)...(1) However, CVO is the total capacitance of the floating diffusion layer, which includes the junction capacitance C1 of the floating diffusion layer, and the capacitance C between the floating diffusion layer and the output gate electrode 6.
2. Capacitance C3 between the floating diffusion layer and reset gate electrode 7, wiring capacitance C4 from the floating diffusion layer to the gate electrode of source follower transistor 8, capacitance Cgd between the gate and drain of source follower transistor 8, gate It consists of the source-to-source capacitance Cgs'.
すなわち
CFD=C1+C2+CB +C,4+Cgd+Cgs
である。ここで、ゲート・ソース間容量Cgs′はトラ
ンジスタ8のミラー効果により(1−A)Cgs(Aは
ソースフォロワアンプのゲイン、すなわちA=g、Rs
/1+g、Rs )で与えられる容量であり、A=1
であるので、CFDはCFDりC1+C2+C,十c4
+Cgdとなる。That is, CFD=C1+C2+CB +C,4+Cgd+Cgs
It is. Here, the gate-source capacitance Cgs' is (1-A)Cgs (A is the gain of the source follower amplifier, that is, A=g, Rs
/1+g,Rs), and A=1
Therefore, CFD is CFD C1+C2+C, 10c4
+Cgd.
さて、(1)式かられかるように一定の信号電荷量に対
してできるだけ出力を大きくとり、感度およびダイナミ
ックレンジを上げるためにはcpoをなるべく小さくす
る必要がある。特に、電荷転送素子を用いた固体撮像装
置では、高画素化およびチップサイズの縮小化に伴なっ
て今後ますます単位画素あたりの信号電荷量が減少する
ことが予想されるのでCFDの低減は極めて重要である
。Now, as can be seen from the equation (1), it is necessary to make cpo as small as possible in order to increase the output as much as possible for a fixed amount of signal charge and to increase the sensitivity and dynamic range. In particular, in solid-state imaging devices using charge transfer devices, the amount of signal charge per unit pixel is expected to decrease even further as the number of pixels increases and the chip size decreases, so it is extremely difficult to reduce CFD. is important.
cpoを構成する各容量に対する低減化対策は次の通り
である。すなわち、C1,C2、C3については、フロ
ーティング拡散層4を、配線とのコンタクトマージンの
許す限り、できるだけ小さくして接合容量C1を低減す
るとともに出力ゲートを極6およびリセットゲート電極
7からできるだけ離してフローティング拡散層4とこれ
らの!極との間の容量C2、C3を低減している。また
、配線容量C4については、フローティング拡散層4か
ら初段のソースフォロワトランジスタのゲート電極まで
の配線長をできるだけ短くして低減化を図っている。Measures to reduce each capacity that constitute the cpo are as follows. That is, regarding C1, C2, and C3, the floating diffusion layer 4 is made as small as possible to reduce the junction capacitance C1 as far as the contact margin with the wiring allows, and the output gate is separated as much as possible from the pole 6 and the reset gate electrode 7. Floating diffusion layer 4 and these! Capacitances C2 and C3 between the poles are reduced. Further, the wiring capacitance C4 is reduced by making the wiring length from the floating diffusion layer 4 to the gate electrode of the first stage source follower transistor as short as possible.
[発明が解決しようとする課題]
上述したCFDの各容量のうち、C,、C2、C3、C
4については、現状のフローティング拡散層増幅器型電
荷検出装置においては、上述のように設計ルール上で充
分に低減の工夫がなされており、これ以上下げることは
難しい、また、初段のソースフォロワアンプのゲート・
ドレイン間容量Cgdについては、イオン注入によって
形成されたドレインがその後の熱処理工程によって、ゲ
ート電極下部へ拡散することによって生じるゲート電極
とドレインの重なり部分の容量が支配的であるため、ド
レインを通常のようにゲート電極をマスクとして半導体
基板表面に対して真上からイオン注入する方法によって
形成する場合その低減は難しい。[Problem to be solved by the invention] Among the capacities of the above-mentioned CFD, C, C2, C3, and C
Regarding 4, in the current floating diffusion layer amplifier type charge detection device, sufficient efforts have been made to reduce it based on the design rules as mentioned above, and it is difficult to reduce it further. Gate·
Regarding the drain-to-drain capacitance Cgd, the capacitance at the overlapped portion of the gate electrode and the drain, which is caused by the drain formed by ion implantation being diffused to the lower part of the gate electrode during the subsequent heat treatment process, is dominant. It is difficult to reduce this when forming the gate electrode by implanting ions from directly above the surface of the semiconductor substrate using the gate electrode as a mask.
この情況を第4図を用いて説明する。第4図(a)は、
ソースフォロワトランジスタの形成時の状態を示す断面
図であって、同図に示されるように、従来はn型半導体
基板401上のp型ウェル領域402に対して真上から
シリコン酸化膜405上のゲート電極406をマスクに
してイオン注入を行い、ソース403およびドレイン4
04を形成していた。第4図(b)は、ソースフォロワ
トランジスタ形成後に配線コンタクト形成等の熱処理工
程によってソース403およびドレイン404がpウェ
ル領域402内部に拡散したことを示す図である。この
場合、ゲート・ドレイン間の容量Cgdはゲート電極4
06とドレイン404のゲート電極下に拡散した部分と
の間の容量Cdg。This situation will be explained using FIG. Figure 4(a) shows
FIG. 3 is a cross-sectional view showing a state during the formation of a source follower transistor. Ion implantation is performed using the gate electrode 406 as a mask, and the source 403 and drain 4 are
04 was formed. FIG. 4(b) is a diagram showing that the source 403 and drain 404 are diffused into the p-well region 402 by a heat treatment process such as wiring contact formation after the source follower transistor is formed. In this case, the gate-drain capacitance Cgd is the gate electrode 4
06 and the portion of the drain 404 diffused under the gate electrode.
とそれ以外の部分との間の容量Cgd2からなり、Cg
d= Cgc11+ Cgd2
となる。ここでドレイン404のゲート電極下への拡散
は通常1μm程度であり、ゲート電極の幅W(第4図(
b)において紙面に対して垂直方向のゲート電極の長さ
)が通常6〜10μmであることからシリコン酸化膜4
05の膜厚をd=1000人、比誘電率をε、=4.5
、真空の誘電率をεo−8,85X10−12F/mと
すると、Cgd+ = Cer −εO−1μmXW
μm)/d4.5 x8.85xlO−12XwXlo
−12/100OX 10−” (F )
′:=:4.o xWxlo−’ (p F )となっ
て、Cgdlは約0.0024pF〜0.0040PF
となる。これは、現状のCFDの値約0015pFの中
で約16%〜27%を占めており無視できないものであ
る。It consists of capacitance Cgd2 between Cg and other parts, and Cg
d=Cgc11+Cgd2. Here, the diffusion of the drain 404 under the gate electrode is usually about 1 μm, and the width W of the gate electrode (Fig.
In b), since the length of the gate electrode in the direction perpendicular to the plane of the paper is usually 6 to 10 μm, the silicon oxide film 4
The film thickness of 05 is d=1000, and the relative dielectric constant is ε,=4.5.
, if the dielectric constant of vacuum is εo-8,85X10-12F/m, then Cgd+ = Cer -εO-1μmXW
μm)/d4.5 x8.85xlO-12XwXlo
−12/100OX 10−” (F)′:=:4.oxWxlo−′ (pF), and Cgdl is approximately 0.0024pF to 0.0040PF
becomes. This occupies about 16% to 27% of the current CFD value of about 0015 pF and cannot be ignored.
[課題を解決するための手段]
本発明による電荷結合装置は、半導体基板上に形成され
、電荷転送素子から注入された信号電荷を蓄積するフロ
ーティング拡散層と、前記フローティダ拡散層に接続さ
れ、前記信号電荷が注入される前後の前記フローティン
グ拡散層の表面電位の変化を感知し、出力するソースフ
ォロワトランジスタと、前記フローティング拡散層の表
面電位変化感知後、不用となった信号電荷を外部に抜き
取るためのリセットドレインと、不用となった信号電荷
を前記フローティング拡散層から前記リセットドレイン
に転送するリセットゲート電極と、を具備するものであ
って、前記ソースフォロワトランジスタのドレイン領域
はゲート電極に対してオフセット状態に形成されている
。このドレイン領域は例えばゲート電極をマスクにして
斜め方向からイオン注入を行うことにより形成されるも
のである。[Means for Solving the Problems] A charge-coupled device according to the present invention includes a floating diffusion layer that is formed on a semiconductor substrate and stores signal charges injected from a charge transfer element, and a floating diffusion layer that is connected to the floating diffusion layer; A source follower transistor that senses and outputs a change in the surface potential of the floating diffusion layer before and after the signal charge is injected; and a source follower transistor for extracting the unnecessary signal charge to the outside after sensing the change in the surface potential of the floating diffusion layer. and a reset gate electrode for transferring unused signal charges from the floating diffusion layer to the reset drain, wherein the drain region of the source follower transistor is offset with respect to the gate electrode. formed into a state. This drain region is formed, for example, by performing ion implantation from an oblique direction using the gate electrode as a mask.
[実施例]
次に、本発明の実施例について、図面を参照して説明す
る。[Example] Next, an example of the present invention will be described with reference to the drawings.
第1図(b)は本発明の一実施例のソースフォロワトラ
ンジスタを示す断面図であり、第1図(a)はその製造
工程段階を示す断面図である。FIG. 1(b) is a cross-sectional view showing a source follower transistor according to an embodiment of the present invention, and FIG. 1(a) is a cross-sectional view showing the manufacturing process steps thereof.
第1図<a)に示されるように、シリコン酸化膜105
上のゲート電極106をマスクとして、n型半導体基板
101上のpウェル領域102内にイオン注入を行って
、ソース103、ドレイン104を形成する。その際形
成すべきドレイン104が、ゲート電極106に対して
オフセットになるように、半導体基板表面の法線に対し
て角度θをつけてイオン注入を行う、この場合、角度θ
は、ソース、ドレイン形成後の熱処理工程によってソー
ス103およびドレイン104がpウェル領域102に
1μm程度拡散する(第1図(b)において、拡散層1
03a、104aにて示す)ことを考慮して、ゲート電
極の厚さに応じて決定される0例えばゲート電極の厚さ
dがd=1μmの場合、角度θは45°以上、d=0.
5μmの場合、θは60°以上となされる(なお、シリ
コン酸化膜105の膜厚は通常0.1μm程度である)
。As shown in FIG. 1<a), the silicon oxide film 105
Using the upper gate electrode 106 as a mask, ions are implanted into the p-well region 102 on the n-type semiconductor substrate 101 to form a source 103 and a drain 104. Ion implantation is performed at an angle θ to the normal to the surface of the semiconductor substrate so that the drain 104 to be formed is offset from the gate electrode 106. In this case, the angle θ
The source 103 and the drain 104 are diffused into the p-well region 102 by about 1 μm due to the heat treatment process after forming the source and drain (in FIG. 1(b), the diffusion layer 1
For example, when the thickness d of the gate electrode is 1 μm, the angle θ is 45° or more, and the angle θ is determined according to the thickness of the gate electrode.
In the case of 5 μm, θ is 60° or more (the thickness of the silicon oxide film 105 is usually about 0.1 μm).
.
次に、第2図を参照して、本発明の他の実施例について
説明する。第2図(c)は、本実施例のソースフォロワ
トランジスタの断面図であり、第2図(a>、(b)は
、その製造途中の段階を示す断面図である。第2図にお
いて、第1図の実施例の部分と同等の部分には、下2桁
が共通する参照番号が付されている。Next, another embodiment of the present invention will be described with reference to FIG. FIG. 2(c) is a cross-sectional view of the source follower transistor of this example, and FIGS. 2(a) and (b) are cross-sectional views showing stages in the middle of its manufacture. Parts that are equivalent to those in the embodiment of FIG. 1 are given reference numbers having the same last two digits.
本実施例では、第2図(a)に示すように、まずゲート
電極206および第1のフォトレジスト膜207をマス
クにして半導体基板表面の法線方向に対して角度θをつ
けてイオン注入(矢印で示す)を行ってドレイン204
のみを形成する。続いて、第1のフォトレジスト膜20
7を除去し、第2図(b)に示すように、ゲート電極2
06と第2のフォトレジスト膜208をマスクにして半
導体基板表面の真上からイオン注入(矢印で示す)する
ことにより、ソース203を形成する。第2図(c)は
、ソース、ドレイン形成後の熱処理工程によってpウェ
ル領域202内にソース203およびドレイン204が
拡散した様子を示す図である(拡散層を203a、20
4aて示す)。In this example, as shown in FIG. 2(a), ions are first implanted ( drain 204 (indicated by the arrow)
Form only. Subsequently, the first photoresist film 20
7 is removed, and the gate electrode 2 is removed as shown in FIG. 2(b).
A source 203 is formed by implanting ions from directly above the surface of the semiconductor substrate (indicated by an arrow) using the second photoresist film 208 and the second photoresist film 208 as a mask. FIG. 2(c) is a diagram showing how the source 203 and drain 204 are diffused into the p-well region 202 by the heat treatment process after forming the source and drain (diffusion layers 203a, 20
4a).
本実施例は、先の実施例に比べてゲート・ソース間の電
界集中を抑えることができる利点がある。This embodiment has an advantage over the previous embodiments in that electric field concentration between the gate and the source can be suppressed.
なお、本実施例ではドレイン、ソースの順に形成してい
るが、逆にソース、ドレインの順に形成してもよい。In this embodiment, the drain and the source are formed in this order, but the source and the drain may be formed in that order.
[発明の効果コ
以上説明したように、本発明は、フローティング拡散層
増幅器型電荷検出装置を有する電荷結合装置において、
フローティング拡散層にゲート電極が接続されたソース
フォロワトランジスタのドレインを、ゲート電極をマス
クにして半導体基板表面の法線方向より角度をつけてイ
オン注入する等して、ゲート電極に対してオフセットに
なるように形成したものであるので、本発明によれば、
ゲート・ドレイン間容量Cgdを構成する容量のうちゲ
ート電極とドレインのゲート電極下に拡散した部分との
闇の容量Cgd、を全くなくすることができる。したが
って、本発明によれば、フローティング拡散層の全容量
cpoを16〜27%削減することができるので、感度
に優れ広いダイナミックレンジを有する電荷結合装置を
提供することができる。[Effects of the Invention] As explained above, the present invention provides a charge coupled device having a floating diffusion layer amplifier type charge detection device.
The drain of a source follower transistor whose gate electrode is connected to the floating diffusion layer is offset from the gate electrode by, for example, implanting ions at an angle from the normal direction of the semiconductor substrate surface using the gate electrode as a mask. According to the present invention,
Of the capacitances constituting the gate-drain capacitance Cgd, the dark capacitance Cgd between the gate electrode and the portion of the drain diffused under the gate electrode can be completely eliminated. Therefore, according to the present invention, since the total capacitance cpo of the floating diffusion layer can be reduced by 16 to 27%, it is possible to provide a charge coupled device with excellent sensitivity and a wide dynamic range.
第1図(b)、第2図(C)は、それぞれ、本発明の実
施例のソースフォロワトランジスタを示す断面図、第1
図(a);第2図(a)、(b)は、それぞれ、各実施
例の製造方法を説明するための断面図、第3図は、従来
例の構成図、第4図は、従来例を説明するための断面図
である。
1.101.201.401・・・・・・n型半導体基
板、 2.102.202.402・・・・・・pウェ
ル領域、 3・・・・・・nウェル領域、 4・・・・
・・フローティング拡散層、 5・・・・・・リセッ
トドレイン、 6・・・・・・出力ゲート電極、 7・
・・・・・リセットゲート電極、8・・・・・・ソース
フォロワトランジスタ、 103.203.403・
・・・・・ソース、 103a、203 a ・−−
−−−拡散層、 104.204.404−・・・・・
ドレイン、104a、204a・・・・・・拡散層、1
05.205.405・・・・・・シリコン酸化膜、1
06.206.406・・・・・・ゲート電極、 20
7・・・・・・第1のフォトレジスト膜、 208・・
・・・・第2のフォトレジスト膜。FIG. 1(b) and FIG. 2(C) are a cross-sectional view showing a source follower transistor according to an embodiment of the present invention, and a first
Figure (a); Figures 2 (a) and (b) are sectional views for explaining the manufacturing method of each embodiment, Figure 3 is a configuration diagram of a conventional example, and Figure 4 is a conventional FIG. 3 is a cross-sectional view for explaining an example. 1.101.201.401...n-type semiconductor substrate, 2.102.202.402...p-well region, 3...n-well region, 4...・
...Floating diffusion layer, 5...Reset drain, 6...Output gate electrode, 7.
...Reset gate electrode, 8...Source follower transistor, 103.203.403.
...Source, 103a, 203a ・---
---Diffusion layer, 104.204.404--
Drain, 104a, 204a... Diffusion layer, 1
05.205.405...Silicon oxide film, 1
06.206.406...Gate electrode, 20
7...First photoresist film, 208...
...Second photoresist film.
Claims (1)
前記半導体基板上に設けられた電荷転送電極とを有する
電荷転送素子と、前記電荷転送素子の後段の前記半導体
基板の表面領域内に形成された、前記電荷転送素子内を
転送されてきた信号電荷の転送を受けるフローティング
拡散層と、前記フローティング拡散層から所定距離を隔
てて前記半導体基板の表面領域内に形成されたリセット
ドレインと、前記フローティング拡散層と前記リセット
ドレインとの間の前記半導体基板上に設けられたリセッ
トゲート電極と、前記フローティング拡散層にゲート電
極が接続されたソースフォロワトランジスタと、を具備
する電荷結合装置において、前記ソースフォロワトラン
ジスタのドレイン領域はそのゲート電極に対してオフセ
ット状態にあることを特徴とする電荷結合装置。a charge transfer element having a charge transfer region set in a surface region of a semiconductor substrate and a charge transfer electrode provided on the semiconductor substrate; a floating diffusion layer that receives signal charges transferred within the charge transfer element; a reset drain formed in a surface region of the semiconductor substrate at a predetermined distance from the floating diffusion layer; A charge coupled device comprising: a reset gate electrode provided on the semiconductor substrate between a diffusion layer and the reset drain; and a source follower transistor having a gate electrode connected to the floating diffusion layer. A charge-coupled device characterized in that the drain region of the transistor is offset with respect to its gate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2213234A JP3024183B2 (en) | 1990-08-11 | 1990-08-11 | Method for manufacturing charge-coupled device |
Applications Claiming Priority (1)
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---|---|---|---|
JP2213234A JP3024183B2 (en) | 1990-08-11 | 1990-08-11 | Method for manufacturing charge-coupled device |
Publications (2)
Publication Number | Publication Date |
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JPH0494547A true JPH0494547A (en) | 1992-03-26 |
JP3024183B2 JP3024183B2 (en) | 2000-03-21 |
Family
ID=16635751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2213234A Expired - Lifetime JP3024183B2 (en) | 1990-08-11 | 1990-08-11 | Method for manufacturing charge-coupled device |
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US5578511A (en) * | 1991-12-23 | 1996-11-26 | Lg Semicon Co., Ltd. | Method of making signal charge transfer devices |
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1990
- 1990-08-11 JP JP2213234A patent/JP3024183B2/en not_active Expired - Lifetime
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US5578511A (en) * | 1991-12-23 | 1996-11-26 | Lg Semicon Co., Ltd. | Method of making signal charge transfer devices |
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Publication number | Publication date |
---|---|
JP3024183B2 (en) | 2000-03-21 |
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