JP3603745B2 - Photoelectric conversion element - Google Patents
Photoelectric conversion element Download PDFInfo
- Publication number
- JP3603745B2 JP3603745B2 JP2000131548A JP2000131548A JP3603745B2 JP 3603745 B2 JP3603745 B2 JP 3603745B2 JP 2000131548 A JP2000131548 A JP 2000131548A JP 2000131548 A JP2000131548 A JP 2000131548A JP 3603745 B2 JP3603745 B2 JP 3603745B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- barrier
- photoelectric conversion
- conversion element
- type region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、固体撮像素子等に用いられる光電変換素子に関し、特に、固体撮像素子に適用したときのダイナミックレンジの拡大を可能にした光電変換素子に関するものである。
【0002】
【従来の技術】
従来用いられている固体撮像素子の平面概略図を図10に示す。図10はインターライン型CCDイメージセンサを示したものである。2次元に配置された光電変換素子201の各列にそれぞれ隣接して垂直CCD202が配置され、前記光電変換素子201とトランスファーゲート203を介して接続されている。前記各垂直CCD202の下端は水平CCD204に接続され、水平CCD204の端には増幅器205が接続されている。なお、前記光電変換素子201の相互間、前記光電変換素子201と前記垂直CCD202との間、前記光電変換素子201と前記水平CCD204との間にはそれぞれP+ チャネルストッパ206がある。このようなCCDイメージセンサでは、光電変換素子201で光電変換された信号電荷は、トランスファーゲート203を介して垂直CCD202に読み出された後、垂直CCD202および水平CCD204で転送され増幅器205で増幅されて出力される。
【0003】
図11に前記CCDイメージセンサの従来の単位画素を示しており、同図(a)は前記単位画素の概略平面図、同図(b)は(a)のX1−X1概略断面図である。但し、簡略化のため同図(a)ではゲート電極や遮光膜等、同図(b)ではカバー膜やマイクロレンズ等は図示していない。この図では、蓄積される電荷は電子である。同図(a)に示す様に、単位画素は光電変換素子201と、垂直CCD202、トランスファーゲート306、P+ チャネルストッパ305で構成されている。同図(b)において、N型シリコン基板301内にP型領域302が埋め込み状態に形成されている。前記光電変換素子201には、前記P型領域302より基板表面側の前記N型シリコン基板301に光電変換された信号電荷を蓄積するN型領域303が形成されている。前記N型領域303の上部、すなわち基板表面にはP+ 領域304が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。前記P+ 領域304はN型領域303の周囲に形成されているP+ チャネルストッパ305と接続され、そのフェルミレベルはグラウンド電位に固定されている。また、前記光電変換素子と垂直CCDの間に、P型からなるトランスファーゲート領域306(図10のトランスファーゲート203)を形成している。
【0004】
一方、前記垂直CCD202は、前記N型シリコン基板301内に形成されたP型領域307上に形成されたN型領域308からなる電荷転送領域と、その上部にゲート絶縁膜309を介して形成されたゲート電極310により構成される。前記P型領域307は電気的にP+ チャネルストッパ305と接続されており、そのフェルミレベルはグラウンド電位に固定されている。そして、前記ゲート電極310ないし光電変換素子を覆うように層間絶縁膜312が形成されるとともに、前記層間絶縁膜312上には、光電変換素子のみに光が入射する様に光電変換素子上部のみ開口した遮光膜311が形成される。
【0005】
このようなCCDイメージセンサでは、光電変換素子201に光が入射して光電変換素子201で生成された信号電荷はN型領域303に蓄積され、所望のタイミングでゲート電極310に高い電圧を印可することでトランスファーゲート領域306をオン状態として、信号電荷を垂直CCD202に読み出す。この時N型領域303は空乏化し、その電位よりもトランスファーゲート領域306のオン状態の電位および読み出される先のN型領域308の電位が高くなるように電圧が設定される。その後トランスファーゲート領域306をオフ状態として、垂直CCD202で信号電荷が転送される。
【0006】
図12に、前記光電変換素子201のN型領域303および垂直CCD202のN型領域308が空乏化した時の電位分布の概略を示す。なお、図12は図11(b)の断面構造に対応するものである。図12において、トランスファーゲート領域306がオフの状態を示しており、また、図12のX2−X2線、およびX3−X3線に沿った電位分布の概略を図13にSA,SBで示す。垂直CCD202では、図13には表れないが、深さ方向に沿ってシリコン基板301とゲート絶縁膜309の界面からN型領域308内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、P型領域307に向かって電位は低くなり、P型領域307では、そのフェルミレベルはグラウンド電位となっている。その後、図13のSB線に示すように、電位はN型シリコン基板101に印加する基板電圧に向かって高くなっていく。光電変換素子201ではSA線で示すように、表面のP+ 領域304のフェルミレベルはグラウンド電位となっており、深さ方向に沿ってN型領域303内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、P型領域302で電位が極小となり、N型シリコン基板に印加する基板電圧に向かって高くなっていく。ここで、N型シリコン基板301に埋め込み状態に形成されているP型領域302のほぼ中央に形成される電位のバリアを、VODバリアと呼ぶことにする。このVODバリアは基板電圧によって制御することができ、飽和信号量以上の余剰電荷を基板に掃き出すブルーミング抑制動作や、光電変換素子201のN型領域303に蓄積された電荷を基板に掃き出す電子シャッター動作(この時の基板電圧を基板引抜き電圧と呼ぶ)を行なうことができる。この光電変換素子201の構造は、縦型オーバーフロードレイン構造と呼ばれる。
【0007】
【発明が解決しようとする課題】
前記VODバリアはP+ 領域304、N型領域303、P型領域302、およびN型基板301の不純物濃度プロファイル、つまり深さ方向の1次元不純物濃度プロファイルと基板電圧で決まる電位分布から決定される。そして、光電変換素子201の寸法が大きい場合には、VODバリアは水平方向に電位の平坦な領域が形成されることになる。しかしながら、光電変換素子201の寸法が微細化すると、これに従って、VODバリアはP+ チャネルストッパ305およびP型領域307の電位の影響を受けはじめ、VODバリアの電位の平坦な領域が縮小していくことになる。すなわち、前記したようにP+ チャネルストッパ305およびP型領域307のフェルミレベルは0Vとなっており、VODバリア電位よりも低いため、光電変換素子201の寸法が微細化すると、VODバリア領域端の電位を低下させる方向に働くからである。そして、微細化がさらに進むと、VODバリアの電位の平坦な領域がなくなり、VODバリアの電位も低下する。この時の様子を図14に示す。図14は、図12のX4−X4線に沿った電位分布の概略図であり、VODバリアで極大となっている。つまり、図12でVODバリアは、電位の鞍点となっている。
【0008】
このように光電変換素子201が微細化されるにつれ、VODバリアに対するP+ チャネルストッパ305とP型領域307との電気的接続が強くなってくるので、VODバリア電位は基板電圧によって変化し難くなる。つまり、基板電圧に対するVODバリア電位の変化の割合は小さくなっていく。これは、電子シャッター動作を行なう基板引抜き電圧の上昇となり、CCDイメージセンサの消費電力の増加をもたらす。
【0009】
また、このVODバリア電位の基板電圧に対する変化のし易さは、ニー特性にも影響する。ニー特性とは、光電変換素子201に蓄積される信号電荷量と光量の関係に於いて、ある点に於いてその傾きが変化する特性を言う。図11に示した縦型オーバーフロードレイン構造の光電変換素子201の、光量に対する信号電荷量の関係を図15に片対数目盛りで示す。飽和信号量までは光量に対し信号電荷量が線形に変化し(同図の対数目盛りでは曲線となる)、飽和信号電荷量以上では光量の対数に比例する。後者の信号量が光量の対数で変化する領域をニー領域と呼ぶことにし、ニー領域における光量の対数に対する信号電荷量の変化量をニー特性の傾きと呼ぶことにする。このニー特性の傾きは、VODバリア電位の基板電圧に対する変化量と関係し、この変化量が小さい方がニー特性の傾きは小さくなる。前述したように、光電変換素子201が微細化されるにつれて、P+ チャネルストッパ305とP型領域307に対するVODバリアの電気的接続が強くなってくるので、基板電圧に対するVODバリア電位の変化量は小さくなっていく。従って、ニー特性の傾きは小さくなっていく。
【0010】
近年、固体撮像素子が多画素化あるいは小型化される中、固体撮像素子の単位画素が微細化されるに従って、光電変換素子だけでなく垂直CCDも微細化されている。光電変換素子が微細化されるにつれて、前記したようにニー特性の傾きは小さくなっていくが、垂直CCDの転送電荷量も小さくなっていくので、ニー特性の傾きを極力低減することが望まれている。ニー領域による信号電荷量の増加量は飽和信号量に加算され、その和が垂直CCDで転送されるためである。太陽や電灯等のような光量が大きい被写体を撮像した場合にも、垂直CCDで電荷があふれないように設計するためには、垂直CCDの転送電荷量は飽和電荷量とニー領域による信号電荷量の増加量の和よりも大きくする必要がある。逆に垂直CCDの転送電荷量を一定としたときには、ニー領域による信号電荷量の増加量が小さい方が飽和信号電荷量を大きくすることができ、ダイナミックレンジを拡大することができる。
【0011】
ところが、図11に示した従来の固体撮像素子では、ニー特性の傾きは、P型領域302の不純物濃度プロファイルと光電変換素子寸法の関数である。したがって、ある光電変換素子寸法では、P型領域302の不純物濃度を低濃度化し、又は厚さを低減するに従い、ニー特性の傾きを減少することができる。しかし、P型領域302の不純物濃度を低濃度化し、又は厚さを低減していくとVODバリアが小さくなり、N型基板301から電子がN型領域303に注入されたり(逆注入)、それを防ぐために基板電圧を上げると飽和信号電荷量が低下するという不良が発生するようになる。更に、P型領域302の不純物濃度を低濃度化し、又は厚さを低減していくとVODバリアが形成されなくなり、N型領域303に信号電荷を蓄積することができず、光電変換素子として機能しなくなる。つまり、ニー特性の傾きを減少するために、P型領域302の不純物濃度を低濃度化するか、又は厚さを低減しようとしても、それには限界があり、したがってニー特性の傾きを減少することは難しいのが実情である。
【0012】
本発明は、光電変換素子の中央部の直下に、周囲領域よりも不純物濃度が低いか、又は薄いP型領域を形成することで、逆注入や飽和信号電荷量の低減等の不良を発生させずに、ニー特性の傾きを減少し、ダイナミックレンジを拡大した光電変換素子を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明の光電変換素子は、光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第1導電型半導体基板中に、光電変換した電荷を蓄積する第1導電型からなる電荷蓄積領域を含み、第2導電型からなる第1のバリア領域と、第2導電型からなる第2のバリア領域が埋設状態に設けられ、前記第1のバリア領域および前記第2のバリア領域上に前記電荷蓄積領域及び、少なくとも第2導電型からなるグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記第1のバリア領域は前記電荷蓄積領域の直下に形成され、前記第1のバリア領域と前記第1導電型の電荷蓄積領域の間には、前記第1導電型半導体基板の層が保持され、前記第2のバリア領域は前記第1のバリア領域以外に形成され、前記第1のバリア領域が前記第2のバリア領域よりも不純物濃度が低い、及び/又は前記第1のバリア領域が前記第2のバリア領域よりも薄いことを特徴とする。
【0014】
本発明の第1の光電変換素子として、前記第1のバリア領域および前記第2のバリア領域は、次のいずれかの適用形態を採る。即ち、前記第1のバリア領域と前記第2のバリア領域が、平面的に連続して形成されている、第2の適用形態として、前記第1のバリア領域と前記第2のバリア領域の厚さ方向の中心が一致している、第3の適用形態として、前記第2のバリア領域が、前記第1のバリア領域よりも1.1〜3倍不純物濃度が高い、第4の適用形態として、前記第2のバリア領域が、前記第1のバリア領域よりも1.1〜3倍厚い、というものである。
【0017】
本発明の第1の光電変換素子によれば、第1のバリア領域を第2のバリア領域よりも不純物濃度を低くし、及び/又は薄く形成することで、VODバリアへの素子分離領域等による影響が大きくなり、光電変換素子の中央部のVODバリア付近の電位分布が急峻になり、ニー特性の傾きが低減する。
【0018】
また、本発明の第2の光電変換素子によれば、単位画素寸法の微細化により、隣接するバリア領域の間隔が小さくなると、バリア領域が形成されていない領域は第1の光電変換素子における低濃度、または薄い第1のバリア領域が存在していると同等になり、光電変換素子の中央のVODバリアは、素子分離領域の影響が大きくなり、ニー特性の傾きが低減する。
【0019】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して説明する。なお以下ではすべて蓄積される電荷は電子の場合について説明する。
(第1の実施の形態)
図1は本発明のニー特性の傾きを低減させた固体撮像素子、ここではCCDイメージセンサの単位画素に相当する第1の実施の形態の断面図である。なお、図1は、図11(b)と同じ断面図であるが、カバー膜やマイクロレンズ等は図示していない。同図において、N型シリコン基板101内にP型領域102,122が埋め込み状態に形成されている。ここで、前記P型領域122は、本発明にかかる電荷蓄積領域(ただし、この実施形態では光電変換素子と称している)201の直下領域にのみ形成されており、その周囲の領域に前記P型領域102が形成されている。前記光電変換素子201は、前記P型領域102,122より基板表面側に、光電変換された信号電荷を蓄積するN型領域103が形成され、前記N型領域103の上部、すなわち前記N型シリコン基板101の表面にはP+ 領域104が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。また、前記P型領域122は、図11(a)に相当する平面に投影した平面積が前記N型領域103よりも小さく、同図ではP型領域122の幅w1がN型領域の幅W1より小さくなっている。また、P型領域122は、それ以外のP型領域102よりも不純物濃度が低く形成されている。また、前記N型領域103の表面の前記P+ 領域104は、前記N型領域103の周囲に形成されているP+ チャネルストッパ105と接続され、そのフェルミレベルはグラウンド電位に固定されている。
【0020】
また、前記光電変換素子201と垂直CCD202の間に、P型からなるトランスファーゲート領域106(202)が形成されている。一方、前記垂直CCD202は、前記N型シリコン基板101の表面側の領域に形成されたP型領域107上に形成されたN型領域108からなる電荷転送領域と、その上部にゲート絶縁膜109を介して形成されたゲート電極110により構成される。前記P型領域107は前記P+ チャネルストッパ105と電気的に接続されており、そのフェルミレベルはグラウンド電位に固定されている。なお、全面に層間絶縁膜112が形成されるとともに、光電変換素子のみに光が入射する様に、光電変換素子の上部のみを開口した遮光膜111が前記層間絶縁膜112上に形成される。
【0021】
以上の構成によれば、光電変換素子201で生成された信号電荷はN型領域103に蓄積され、所望のタイミングでゲート電極110に高い電圧を印可することでトランスファーゲート領域106をオン状態とし、信号電荷を垂直CCD202に読み出す。この時N型領域103は空乏化し、その電位よりもトランスファーゲート領域106のオン状態の電位および読み出される先のN型領域108の電位が高くなるように、電圧が設定される。その後トランスファーゲート領域106をオフ状態として、垂直CCD202で信号電荷が転送される。
【0022】
ここで、図1で示した光電変換素子を製造する方法について説明する。まず、1014/cm3 台のリン濃度を持つN型シリコン基板101の表面に20〜60nm厚の熱酸化膜を形成し、P型領域122に対応する領域に0.5〜3MeV, 0.5〜5×1011/cm2 のボロンをイオン注入する。次に、フォトリソグラフイ技術によりP型領域102に対応する領域にフォトレジストを開口し、P型領域122と同じエネルギー、1.1〜3倍のドーズ量のボロンをイオン注入し、900〜980℃、30分から2時間の熱処理によりP型領域102およびP型領域122を形成する。但し、フォトレジストの開口は、熱処理によるボロンの広がりを考慮して決定する。次に、リソグラフィー技術とイオン注入技術をそれぞれ用い、20〜40KeV,1〜5×1013/cm2 のボロンのイオン注入によりP+ チャネルストッパ105を、200〜500KeV,1〜5×1012/cm2 のリンのイオン注入によりN型領域103を、20〜60KeV,1012/cm2 台のボロンのイオン注入により表面に浅いP+ 領域104を、70〜150KeV、1〜5×1012/cm2 のリンのイオン注入によりN型領域108を、200〜400KeV、1〜5×1012/cm2 のボロンのイオン注入によりP型領域107を、40〜100KeV、0.5〜3×1012/cm2 のボロンのイオン注入によりトランスファーゲート領域106を形成し、900〜980℃、30分〜1時間で窒素雰囲気で熱処理することでイオン注入したドーパントを活性化させる。次に、熱酸化膜をフッ酸でウエットエッチングした後、ゲート絶縁膜109、ここでは、ウェット酸化で50〜100nm厚のゲート酸化膜を形成し、その上にリソグラフィとエッチングでドーパントが混入したポリシリコンゲート電極110を形成する。さらに層間絶縁膜112を形成し、光電変換素子に開口した遮光膜111をリソグラフィとエッチングで形成して、図1に示した固体撮像素子の光電変換素子201が完成する。
【0023】
図2に、光電変換素子201のN型領域103および垂直CCD202のN型領域108が空乏化した時の電位分布の概略を、図1の断面に対応して示す。同図はトランスファーゲート領域106がオフの状態を示している。また、図2のA3−A3線に沿った電位分布の概略を図3に示す。ここで、前記P型領域102,122は、従来例のものとVODバリア電位が等しくなるように、それぞれの不純物濃度を調整している。これにより、本実施の形態の構成では、光電変換素子201の中央部を含む領域に、周囲のP型領域102よりも不純物濃度が低いP型領域122が形成されているため、電位が極大となっているVODバリア付近の電位の曲がりが急峻となっている。
【0024】
その理由を図4を用いて説明する。図4は図2のA4−A4線に沿った電位分布の概略を、P型領域122の不純物濃度をパラメータとして示したものである。N型シリコン基板101に同じ基板電圧を印加しても、P型領域122の不純物濃度が小さい方S2が不純物濃度が大きい方S1よりもVODバリアの電位が高くなっている。P+ チャネルストッパ105やP型領域107の影響が無いと仮定した場合には、P型領域102を通るA2−A2線に沿った断面でのVODバリア電位Vb2の方が、P型領域122を通るA1−A1線に沿った断面でのVODバリア電位Vb1よりも低くなる。従来例で説明したように、実際にはP+ チャネルストッパ105やP型領域107の影響を受けるため更にVb2は低下する。これにより、A4−A4線に沿ってVODバリア付近の電位の曲がりは急峻となる。このことは、光電変換素子201の中央のVODバリア電位Vb1へのP+ チャネルストッパ105やP型領域107の影響が増大することを意味し、ニー特性の傾きが減少する。実験の結果、P型領域102の不純物濃度を、P型領域122の不純物濃度の1.1〜3倍と高濃度にした場合にニー特性の傾きを効果的に低減できることが分かった。これ以上不純物濃度差をつけると、基板電圧によってVODバリアが変化し難くなり基板引抜き電圧の急激な上昇を招くことになるが、前記不純物濃度の範囲では、若干基板引抜き電圧が上昇するものの許容できる範囲であり、ニー特性の傾きの低減効果の方がメリットが大きかった。
【0025】
(第2の実施の形態)
第2の実施の形態を図5に示す。図1に示した第1の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。光電変換素子201の中央部の直下に形成されるP型領域142は、第1の実施の形態のP型領域122と同様であり、その周囲において前記P型領域102に連続して形成されているが、ここでは前記P型領域142の平面面積はN型領域103と等しくなっている。なお、図5に示したCCDイメージセンサを製造する方法は、P型領域142の大きさが図1に示した第1の実施の形態のP型領域122と異なるだけで、他の形成条件は第1の実施の形態と同様であるのでその説明を省略する。
【0026】
図6に、光電変換素子201のN型領域103および垂直CCD202のN型領域108が空乏化した時の、図5のB1−B1線、B2−B2線に沿ったそれぞれの電位分布の概略を、S11およびS21,S22で示す。B2−B2線に沿った電位分布に関しては、P型領域102の不純物濃度をパラメータとして示している。P型領域102の不純物濃度が高い方S21の電位の曲線が電位の低い方向に変化する。つまり、B1−B1線に沿ったVODバリアが形成される深さ付近のP型領域142の電位は、P型領域102の不純物濃度が高い方S21が不純物濃度が低い方S22よりも低くなる。本実施の形態では、P型領域102はP型領域142よりも不純物濃度が大きく、P型領域102とP型領域142全体を低不純物濃度にするよりも、P型領域102を介したP+ チャネルストッパ105とP型領域107のVODバリアへの影響を大きくすることができる。従って、基板電圧に対するVODバリア電位の変化の割合は大きくなり、ニー特性の傾きが減少する。
【0027】
(第3の実施の形態)
第3の実施の形態を図7に示す。図1に示した第1の実施例と同じ構造は同じ符号で表わしており、詳細な説明は省略する。光電変換素子201の直下のP型領域132は第1の実施の形態と同様であり、その周囲において前記P型領域102に連続して形成されているが、ここで、前記P型領域132の厚さはP型領域102よりも薄くなっている。但し、P型領域132とP型領域102の厚さ方向の中心は一致している。光電変換素子201の中央に形成されるP型領域132は、図11(a)に相当する平面に投影した平面積がN型領域103よりも小さく、同図ではP型領域132の幅w2がN型領域103の幅W2より小さくなっている。
【0028】
図7に示した光電変換素子を製造する方法は、まず、1014/cm3 台のリン濃度を持つN型シリコン基板101の表面に20〜60nm厚の熱酸化膜を形成し、フォトリソグラフィ技術によりP型領域102に対応する領域にフォトレジストを開口し、0.5〜3MeV,0.5〜5×1011/cm2 のボロンをイオン注入する。但し、フォトレジストの開口は、以降の熱処理によるボロンの広がりを考慮して決定する。その後、900〜1200℃、30分〜2時間の熱処理により、ボロンを拡散させてP型領域102を形成する。次に、フォトリソグラフィ技術によりP型領域132に対応する領域に、P型領域102と同じエネルギー、0.25〜0.8倍のドーズ量のボロンをイオン注入し、900〜980℃、30分〜2時間の熱処理によりP型領域132を形成する。P型領域132を形成する際に、単位画素全面にボロンをイオン注入してもよい。P型領域102にイオン注入したボロンの方が、P型領域132よりも熱処理が多いため広く拡散し、P型領域102はP型領域132よりも厚くなる。上記以外のP+ チャネルストッパ105、N型領域103、P+ 型領域104、N型領域108、P型領域107、トランスファーゲート領域106、遮光膜111等は、第1の実施の形態と同様であるので説明を省略する。
【0029】
図8は図7のC1−C1線に沿った電位分布の概略を、P型領域132の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。但し、P型領域の厚さ方向の中心は一致させて膜厚を変化させている。N型基板に同じ基板電圧を印加しても、P型領域132が薄い方S32が厚い方S31よりもVODバリアの電位が高くなる。そのため、P+ チャネルストッパ105やP型領域107の影響が無いと仮定した場合には、P型領域102を通るC2−C2線に沿った断面でのVODバリア電位の方が、P型領域132を通るC1−C1線に沿った断面でのVODバリア電位よりも低くなる。さらに、P+ チャネルストッパ105およびP型領域107の影響を受けるため、さらに低下する。従って、第1の実施の形態で説明したのと同じ理由で、電位が極大となっているVODバリア付近の電位の曲がりが急峻となっている。第1の実施の形態と同様に、光電変換素子201の中央部のVODバリアへのP+ チャネルストッパ105やP型領域107の影響が増大することを意味し、ニー特性の傾きが減少する。実験の結果、P型領域102の厚さを、P型領域132の厚さの1.1〜3倍厚くした場合にニー特性の傾きを効果的に低減できることが分かった。これ以上厚さの差をつけると、基板電圧によってVODバリアが変化し難くなり基板引抜き電圧の急激な上昇を招くが、前記P型領域の厚さの差の範囲では、若干基板引抜き電圧が上昇するものの許容できる範囲であり、ニー特性の傾きの低減効果の方がメリットが大きかった。
【0030】
本実施形態では、P型領域132とP型領域102の厚さ方向の中心を一致させている。VODバリアはほぼP型領域の厚さの中央に形成されるので、P型領域の厚さの中心を一定として厚さを変化させた場合には、図8に示すようにVODバリアの深さはほぼ一致する。本発明の本質は、P型領域に形成されるVODバリアの電位がP+ チャネルストッパ105及びP型領域107の影響をより強く受けるようにすることであり、そのためにVODバリアの周囲に電位の低い領域を形成している。従って、P型領域132とP型領域102の厚さ方向の中心を一致させることで、その効果を最大限にすることができる。また、P+ 領域132とP型領域102の厚さ方向の中心を一致させた方が、ニー特性へのイオン注入や表面酸化膜の膜厚のばらつきなどプロセスのばらつきの影響を小さくできる。
【0031】
第1の実施の形態も考慮すると、VODバリアへのP+ チャネルストッパ105やP型領域107の影響の程度は、P型領域102に対するP型領域132の不純物濃度と厚さの割合で決まる。従って、VODバリアへのP+ チャネルストッパ105やP型領域107の影響を小さくできるように、第3の実施の形態の製造方法での、P型領域132と102へのボロンイオン注入のドーズ量および熱処理温度、時間を制御する。すなわち、この第3の実施の形態では、P型領域132とP型領域102の不純物のドーズ量と熱処理温度、時間の関係によっては、P型領域132の不純物濃度はP型領域102よりも低濃度であると考えられるが、P型領域132の不純物濃度をP型領域102と同程度以上の濃度に形成した場合においても、P型領域132の厚さをP型領域102よりも薄く形成することにより、前記したニー特性の傾きを低減することが可能である。
【0032】
なお、本発明の前記した第3の実施の形態に類似する形として、垂直CCD領域にボロンを200KeV以下のエネルギでイオン注入した後、1200℃、5〜10時間熱処理することでボロン領域を広げて光電変換素子でそのボロン領域を結合した構造が以前採用されていた。このように形成されたボロン領域は基板表面まで達しており、P型ウェルとなっている。光電変換素子の中央部直下のP型ウェルの深さは、垂直CCDの領域直下のP型ウェルの深さよりも浅く、図7と類似した構造となっている。しかしこの構造には、P型ウェルをボロンの熱拡散で形成しているため、VODバリアを深く形成するにはボロンの拡散距離を長くする必要があり、微細化できないという問題がある。従来、この方法で作成された光電変換素子のVODバリア深さは基板表面から1μm程度以下と、本発明の実施例によるVODバリア深さ(500KeVで約1μm、3MeVで約4μm)より浅く、感度が低かった。また、VODバリアを形成する領域は、P型ウェルの深さから光電変換素子のN型領域の深さまでの間であるが、N型領域も熱拡散で形成しているためこの距離が長く、ニー特性の傾きも大きかった。本発明では、P型領域を高いエネルギのイオン注入で形成しているので従来よりも感度は高く、熱拡散を用いていないので光電変換素子が微細化しても適用できる。またVODバリアを構成するP型領域も薄く設計できるので、ニー特性の傾きも従来より小さくできる。
【0033】
(第4の実施の形態)
第4の実施の形態を図9に示す。図1に示した第1の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。この第4の実施の形態では、光電変換素子201のN型領域103の中央部の直下にはP型領域が形成されず、それ以外にP型領域162が形成されている。P型領域162が形成されていない領域の図11(a)に相当する平面に投影した平面積はN型領域より小さくなっている。図10に示したCCDイメージセンサを製造する方法は、リソグラフィ技術とイオン注入技術等によりP型領域162を形成する等、第1の実施の形態と同様であるのでその説明を省略する。
【0034】
P型領域162間の距離Lが5μm程度以下の場合、そのP型が形成されていない光電変換素子201の直下の領域の電位はP型領域162の電位の影響を受け、そこに不純物濃度が低いP型領域があるのと同等にすることができる。この状態はちょうど図4の低不純物濃度のP型領域122の場合に相当する。P+ チャネルストッパ105やP型領域107の影響が無いと仮定した場合には、P型領域162を通るD2−D2線に沿った断面でのVODバリア電位の方が、光電変換素子中央を通るD1−D1線に沿った断面でのVODバリア電位よりも低くなる。従って、第1の実施の形態で説明したのと同じ理由で、電位が極大となっているVODバリア付近の電位の曲がりが急峻となっている。第1の実施の形態と同様に、光電変換素子201の中央部のVODバリアへのP+ チャネルストッパ105やP型領域107の影響が増大することを意味し、ニー特性の傾きが減少する。
【0035】
ここで、第4の実施の形態ではP型領域162が形成されていない領域をN型領域103よりも小さい平面面積に形成したが、等しくしてもよい。現在多画素化と小型化のため単位画素寸法が微細化されており、光電変換素子の寸法は5μm程度以下となっている。従って、光電変換素子全体に渡ってP型領域162が形成されていなくても、上述したのと同じ効果が得られる。
【0036】
以上の説明は、図11(a)のX1−X1断面を用いたが、それと直交する方向においても同様である。その理由は次に述べる本発明がMOSイメージセンサに適用できる理由と同様である。また、以上の説明は、本発明を光電変換素子と垂直CCDが形成されたCCDイメージセンサに適用した場合を示しているが、垂直CCDの代りに読み出し配線が形成されたMOSイメージセンサや単体の光電変換素子にも同様に適用できる。なぜなら、本発明の本質はVODバリアが周辺のP+ チャネルストッパ等の電位から受ける影響を増大することが目的だからである。また、埋め込み型の光電変換素子に適用した場合を示しているが、N型領域上にP+ 領域が形成されていない光電変換素子にも同様に適用できる。また、転送される電荷が電子の場合について説明したが、電荷が正孔の場合にも、N型とP型の不純物を入れ替え、印加する電圧の向きを逆にすれば、同様に説明できる。
【0037】
【発明の効果】
以上に説明したように本発明による光電変換素子によれば、光電変換素子の直下に設けられる第1のバリア領域を第2のバリア領域よりも不純物濃度を低くし、及び/又は、薄く形成することで、VODバリアへの素子分離領域等による影響が大きくなり、光電変換素子の中央部のVODバリア付近の電位分布が急峻になり、ニー特性の傾きが低減する。また、光電変換素子の直下にバリア領域を形成しないことで、バリア領域が形成されていない領域は低濃度、または薄いバリア領域が存在していると同等になり、光電変換素子の中央のVODバリアは、素子分離領域の影響が大きくなり、ニー特性の傾きが低減する。これにより、本発明の光電変換素子をCCDイメージセンサ等の固体撮像素子に適用したときには、ニー特性の傾きを減少し、ダイナミックレンジを拡大することが可能になる。
【図面の簡単な説明】
【図1】本発明の光電変換素子の第1の実施の形態の単位画素の概略断面図である。
【図2】図1に示した断面の概略電位分布図である。
【図3】図2のA3−A3線に沿った電位分布の概略を、従来例と比較して示した図である。
【図4】図2のA4−A4線に沿った電位分布の概略を、P型領域122の不純物濃度をパラメータとして示したものである。
【図5】本発明の第2の実施の形態の単位画素の概略断面図である。
【図6】図5のB1−B1線に沿った電位分布の概略を、P型領域102の不純物濃度をパラメータとした場合を示したものである。
【図7】本発明の第3の実施の形態の単位画素の概略断面図である。
【図8】図7のC1−C1線に沿った電位分布の概略を、P型領域132の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。
【図9】本発明の第4の実施の形態の単位画素の概略断面図である。
【図10】従来の固体撮像素子の平面概略図である。
【図11】従来の固体撮像素子の単位画素の(a)概略平面図、および(b)X1−X1線断面の概略図である。
【図12】図11(b)に示した断面の概略電位分布図である。
【図13】図12のX2−X2線、およびX3−X3線に沿った電位分布の概略図である。
【図14】図12のX4−X4線に沿った電位分布の概略図である。
【図15】縦型オーバーフロードレイン構造の光電変換素子における、光量に対する信号電荷量の関係を両対数目盛りで示した図である。
【符号の説明】
101,301 N型シリコン基板
102,302 P型領域
103,303 N型領域
104,304 P+ 領域、
105,305 P+チャネルストッパ
106,306 トランスファーゲート領域、
107,307 P型領域
108,308 N型領域、
109,309 ゲート絶縁膜
110,310 ゲート電極、
111,311 遮光膜
112,312 層間絶縁膜、
122,132,142,162 P型領域
201 光電変換素子
202 垂直CCD
203 トランスファーゲート
204 水平CCD
205 増幅器
206 P+ チャネルストッパ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a photoelectric conversion element used for a solid-state imaging device or the like, and more particularly, to a photoelectric conversion element capable of expanding a dynamic range when applied to a solid-state imaging device.
[0002]
[Prior art]
FIG. 10 shows a schematic plan view of a conventionally used solid-state imaging device. FIG. 10 shows an interline CCD image sensor. A
[0003]
11A and 11B show a conventional unit pixel of the CCD image sensor. FIG. 11A is a schematic plan view of the unit pixel, and FIG. 11B is a schematic cross-sectional view of FIG. However, for the sake of simplicity, FIG. 1A does not show a gate electrode, a light-shielding film, and the like, and FIG. In this figure, the stored charges are electrons. As shown in FIG. 3A, the unit pixel is a
[0004]
On the other hand, the
[0005]
In such a CCD image sensor, light enters the
[0006]
FIG. 12 schematically shows a potential distribution when the N-
[0007]
[Problems to be solved by the invention]
The VOD barrier is P + It is determined from the impurity concentration profiles of the
[0008]
As described above, as the
[0009]
Further, the easiness of the change of the VOD barrier potential with respect to the substrate voltage affects the knee characteristics. The knee characteristic refers to a characteristic in which the inclination changes at a certain point in the relationship between the amount of signal charge stored in the
[0010]
In recent years, as the number of pixels of a solid-state imaging device has been increased or downsized, not only the photoelectric conversion device but also the vertical CCD have been miniaturized as unit pixels of the solid-state imaging device have been miniaturized. As described above, as the photoelectric conversion element is miniaturized, the slope of the knee characteristic decreases as described above, but the transfer charge amount of the vertical CCD also decreases. Therefore, it is desired to reduce the slope of the knee characteristic as much as possible. ing. This is because the increase amount of the signal charge due to the knee region is added to the saturation signal amount, and the sum is transferred by the vertical CCD. In order to design the vertical CCD so that the charge does not overflow even when capturing an image of a subject with a large amount of light such as the sun or an electric light, the transfer charge of the vertical CCD is determined by the saturation charge and the signal charge by the knee region. Must be greater than the sum of Conversely, when the transfer charge amount of the vertical CCD is constant, the smaller the increase amount of the signal charge due to the knee region, the larger the saturation signal charge amount, and the wider the dynamic range.
[0011]
However, in the conventional solid-state imaging device shown in FIG. 11, the inclination of the knee characteristic is a function of the impurity concentration profile of the P-
[0012]
The present invention forms a P-type region having a lower or lower impurity concentration than the surrounding region or a thinner P-type region immediately below the central portion of the photoelectric conversion element, thereby causing defects such as reverse injection and a reduction in saturation signal charge. It is another object of the present invention to provide a photoelectric conversion element in which the inclination of the knee characteristic is reduced and the dynamic range is expanded.
[0013]
[Means for Solving the Problems]
The photoelectric conversion element of the present invention is a vertical overflow drain type photoelectric conversion element that sweeps out excess charges generated by the photoelectric conversion element to a semiconductor substrate, and stores a photoelectrically converted charge in a first conductivity type semiconductor substrate. A first barrier region of a second conductivity type and a second barrier region of a second conductivity type are provided in a buried state including a charge accumulation region of one conductivity type, and the first barrier region and the On the second barrier region, the charge storage region and an element isolation region fixed to a ground potential of at least a second conductivity type are provided. Around the periphery of the charge storage region And the first barrier region is formed immediately below the charge storage region, and the first barrier region and the first barrier region are formed immediately below the charge storage region. Charge accumulation region of first conductivity type In between, the layer of the first conductivity type semiconductor substrate is held, the second barrier region is formed other than the first barrier region, and the first barrier region is And the first barrier region is thinner than the second barrier region.
[0014]
As the first photoelectric conversion element of the present invention, the first barrier region and the second barrier region adopt any one of the following application modes. That is, as a second application mode, the first barrier region and the second barrier region are formed continuously in a plane, and the thicknesses of the first barrier region and the second barrier region are different. The center of the 3 As an application mode of the first aspect, the second barrier region has an impurity concentration that is 1.1 to 3 times higher than that of the first barrier region. 4 As an application of the present invention, the second barrier region is 1.1 to 3 times thicker than the first barrier region.
[0017]
According to the first photoelectric conversion element of the present invention, the first barrier region has a lower impurity concentration than the second barrier region and / or is formed to have a lower impurity concentration, so that the first barrier region has an element isolation region or the like to the VOD barrier. The influence is increased, the potential distribution near the VOD barrier at the center of the photoelectric conversion element becomes sharp, and the inclination of the knee characteristic is reduced.
[0018]
Further, according to the second photoelectric conversion element of the present invention, when the distance between adjacent barrier regions is reduced due to the miniaturization of the unit pixel size, the region where the barrier region is not formed becomes low in the first photoelectric conversion element. This is equivalent to the presence of the first barrier region having a low concentration or lightness, and the effect of the device isolation region on the VOD barrier at the center of the photoelectric conversion element is increased, and the inclination of the knee characteristic is reduced.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the following, a case where all the stored charges are electrons will be described.
(First Embodiment)
FIG. 1 is a cross-sectional view of a solid-state imaging device according to a first embodiment of the present invention, which corresponds to a unit pixel of a CCD image sensor in which the inclination of a knee characteristic is reduced, in this case. FIG. 1 is the same cross-sectional view as FIG. 11B, but does not show a cover film, microlenses, and the like. In the figure, P-
[0020]
Further, a P-type transfer gate region 106 (202) is formed between the
[0021]
According to the above configuration, the signal charges generated by the
[0022]
Here, a method for manufacturing the photoelectric conversion element shown in FIG. 1 will be described. First, 10 14 / Cm 3 A thermal oxide film having a thickness of 20 to 60 nm is formed on the surface of an N-
[0023]
FIG. 2 schematically shows a potential distribution when the N-
[0024]
The reason will be described with reference to FIG. FIG. 4 schematically shows the potential distribution along the line A4-A4 in FIG. 2 using the impurity concentration of the P-
[0025]
(Second embodiment)
FIG. 5 shows a second embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. The P-
[0026]
FIG. 6 shows an outline of respective potential distributions along the B1-B1 line and the B2-B2 line in FIG. 5 when the N-
[0027]
(Third embodiment)
FIG. 7 shows a third embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted. The P-
[0028]
The method for manufacturing the photoelectric conversion element shown in FIG. 14 / Cm 3 A thermal oxide film having a thickness of 20 to 60 nm is formed on the surface of an N-
[0029]
FIG. 8 shows an outline of the potential distribution along the line C1-C1 in FIG. 7 in the case where the impurity concentration of the P-
[0030]
In the present embodiment, the centers of the P-
[0031]
Considering also the first embodiment, the POD for the VOD barrier + The degree of influence of the
[0032]
As a form similar to the third embodiment of the present invention, boron is ion-implanted into the vertical CCD region at an energy of 200 KeV or less and then heat treated at 1200 ° C. for 5 to 10 hours to expand the boron region. Thus, a structure in which the boron regions are combined by a photoelectric conversion element has been adopted before. The boron region thus formed reaches the surface of the substrate and forms a P-type well. The depth of the P-type well immediately below the center of the photoelectric conversion element is smaller than the depth of the P-type well immediately below the area of the vertical CCD, and has a structure similar to that of FIG. However, this structure has a problem that since the P-type well is formed by thermal diffusion of boron, it is necessary to increase the diffusion distance of boron in order to form the VOD barrier deeply, and it is not possible to miniaturize. Conventionally, the VOD barrier depth of the photoelectric conversion element manufactured by this method is about 1 μm or less from the substrate surface, which is smaller than the VOD barrier depth (about 1 μm at 500 KeV, about 4 μm at 3 MeV) according to the embodiment of the present invention, and the sensitivity is high. Was low. The region where the VOD barrier is formed is between the depth of the P-type well and the depth of the N-type region of the photoelectric conversion element. However, since the N-type region is formed by thermal diffusion, this distance is long. The inclination of the knee characteristic was also large. In the present invention, since the P-type region is formed by high-energy ion implantation, the sensitivity is higher than in the related art. Since heat diffusion is not used, the present invention can be applied even if the photoelectric conversion element is miniaturized. Further, since the P-type region constituting the VOD barrier can be designed to be thin, the inclination of the knee characteristic can be made smaller than before.
[0033]
(Fourth embodiment)
FIG. 9 shows a fourth embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. In the fourth embodiment, the P-type region is not formed immediately below the central portion of the N-
[0034]
When the distance L between the P-
[0035]
Here, in the fourth embodiment, the region where the P-
[0036]
In the above description, the X1-X1 cross section of FIG. 11A is used, but the same applies to a direction orthogonal to the cross section. The reason is the same as the reason that the present invention described below can be applied to a MOS image sensor. Although the above description shows the case where the present invention is applied to a CCD image sensor in which a photoelectric conversion element and a vertical CCD are formed, a MOS image sensor in which readout wiring is formed instead of the vertical CCD or a single image sensor is used. The same can be applied to a photoelectric conversion element. Because the essence of the present invention is that the VOD barrier + This is because the purpose is to increase the effect of potential from a channel stopper or the like. Also, a case where the present invention is applied to a buried photoelectric conversion element is shown. + The same can be applied to a photoelectric conversion element in which a region is not formed. Also, the case where the transferred charges are electrons has been described. However, the same description can be applied to the case where the charges are holes, by replacing the N-type and P-type impurities and reversing the direction of the applied voltage.
[0037]
【The invention's effect】
As described above, according to the photoelectric conversion element of the present invention, the first barrier region provided immediately below the photoelectric conversion element has a lower impurity concentration and / or is formed thinner than the second barrier region. As a result, the influence of the element isolation region and the like on the VOD barrier increases, the potential distribution near the VOD barrier at the center of the photoelectric conversion element becomes steep, and the slope of the knee characteristic decreases. Further, by not forming a barrier region immediately below the photoelectric conversion element, a region where the barrier region is not formed becomes equivalent to a low-density or thin barrier region, and a VOD barrier at the center of the photoelectric conversion element is formed. In this case, the influence of the element isolation region is increased, and the inclination of the knee characteristic is reduced. Thus, when the photoelectric conversion device of the present invention is applied to a solid-state imaging device such as a CCD image sensor, it is possible to reduce the inclination of the knee characteristic and expand the dynamic range.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a unit pixel according to a first embodiment of the photoelectric conversion element of the present invention.
FIG. 2 is a schematic potential distribution diagram of the cross section shown in FIG.
3 is a diagram showing an outline of a potential distribution along a line A3-A3 in FIG. 2 in comparison with a conventional example.
FIG. 4 schematically shows a potential distribution along a line A4-A4 in FIG. 2 using the impurity concentration of a P-
FIG. 5 is a schematic sectional view of a unit pixel according to a second embodiment of the present invention.
6 schematically shows a potential distribution along the line B1-B1 in FIG. 5 when the impurity concentration of the P-
FIG. 7 is a schematic sectional view of a unit pixel according to a third embodiment of the present invention.
8 schematically shows a potential distribution along the line C1-C1 in FIG. 7 in a case where the impurity concentration of the P-
FIG. 9 is a schematic sectional view of a unit pixel according to a fourth embodiment of the present invention.
FIG. 10 is a schematic plan view of a conventional solid-state imaging device.
11A is a schematic plan view of a unit pixel of a conventional solid-state imaging device, and FIG. 11B is a schematic diagram of a cross section taken along line X1-X1.
FIG. 12 is a schematic potential distribution diagram of the cross section shown in FIG. 11 (b).
13 is a schematic diagram of a potential distribution along lines X2-X2 and X3-X3 in FIG.
14 is a schematic diagram of a potential distribution along line X4-X4 in FIG.
FIG. 15 is a diagram illustrating the relationship between the amount of signal charge and the amount of signal charge in a photoelectric conversion element having a vertical overflow drain structure on a logarithmic scale.
[Explanation of symbols]
101,301 N-type silicon substrate
102,302 P-type region
103,303 N-type region
104,304 P + region,
105,305 P + channel stopper
106,306 transfer gate area,
107,307 P-type region
108,308 N-type region,
109,309 Gate insulating film
110, 310 gate electrode,
111, 311 light shielding film
112, 312 interlayer insulating film,
122, 132, 142, 162 P-type region
201 photoelectric conversion element
202 vertical CCD
203 transfer gate
204 horizontal CCD
205 amplifier
206 P + Channel stopper
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000131548A JP3603745B2 (en) | 2000-04-26 | 2000-04-26 | Photoelectric conversion element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000131548A JP3603745B2 (en) | 2000-04-26 | 2000-04-26 | Photoelectric conversion element |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001308311A JP2001308311A (en) | 2001-11-02 |
JP3603745B2 true JP3603745B2 (en) | 2004-12-22 |
Family
ID=18640425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000131548A Expired - Fee Related JP3603745B2 (en) | 2000-04-26 | 2000-04-26 | Photoelectric conversion element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3603745B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4923596B2 (en) * | 2006-01-31 | 2012-04-25 | ソニー株式会社 | Solid-state imaging device |
-
2000
- 2000-04-26 JP JP2000131548A patent/JP3603745B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001308311A (en) | 2001-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9257479B2 (en) | Solid state image pickup device and manufacturing method therefor | |
US7524695B2 (en) | Image sensor and pixel having an optimized floating diffusion | |
US7154137B2 (en) | Image sensor and pixel having a non-convex photodiode | |
JP3530159B2 (en) | Solid-state imaging device and method of manufacturing the same | |
US20170373104A1 (en) | Solid-state imaging device and method for fabricating same | |
TW200400627A (en) | Solid-state image sensing device and camera system using the same | |
US8513721B2 (en) | CMOS image sensor with non-contact structure | |
US7825444B2 (en) | Image sensor pixel having a lateral doping profile formed with indium doping | |
EP1667232B1 (en) | Image sensor pixel having a photodiode with an indium-boron pinning layer and method of its manufacturing | |
CN109411490B (en) | Bump electrode for reducing dark current | |
US11616088B2 (en) | Transistors having increased effective channel width | |
KR100780545B1 (en) | Cmos image sensor and method for manufacturing the same | |
JP3322341B2 (en) | Photoelectric conversion element, solid-state imaging device using the same, and method of manufacturing the same | |
JP5274118B2 (en) | Solid-state imaging device | |
JP2003101004A (en) | Solid-state image pickup device and manufacturing method therefor | |
JP3621273B2 (en) | Solid-state imaging device and manufacturing method thereof | |
JP3603745B2 (en) | Photoelectric conversion element | |
TWI525801B (en) | Image sensor with doped transfer gate | |
JP3603744B2 (en) | Photoelectric conversion element | |
JPH08255888A (en) | Solid state image sensor and fabrication thereof | |
JP2002134731A (en) | Photoelectric conversion element and solid-stage image pickup element | |
KR0147603B1 (en) | Charge coupled device and the fabrication method thereof | |
JP4185807B2 (en) | Manufacturing method of MOS type solid-state imaging device | |
JP2009194005A (en) | Method of manufacturing solid-state imaging element | |
JP2005136279A (en) | Manufacturing method of solid state imaging device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040806 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040920 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071008 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |