JP3603745B2

JP3603745B2 - Photoelectric conversion element

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Publication number: JP3603745B2
Application number: JP2000131548A
Authority: JP
Inventors: 顕人田邊
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-04-26
Filing date: 2000-04-26
Publication date: 2004-12-22
Anticipated expiration: 2020-04-26
Also published as: JP2001308311A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子等に用いられる光電変換素子に関し、特に、固体撮像素子に適用したときのダイナミックレンジの拡大を可能にした光電変換素子に関するものである。
【０００２】
【従来の技術】
従来用いられている固体撮像素子の平面概略図を図１０に示す。図１０はインターライン型ＣＣＤイメージセンサを示したものである。２次元に配置された光電変換素子２０１の各列にそれぞれ隣接して垂直ＣＣＤ２０２が配置され、前記光電変換素子２０１とトランスファーゲート２０３を介して接続されている。前記各垂直ＣＣＤ２０２の下端は水平ＣＣＤ２０４に接続され、水平ＣＣＤ２０４の端には増幅器２０５が接続されている。なお、前記光電変換素子２０１の相互間、前記光電変換素子２０１と前記垂直ＣＣＤ２０２との間、前記光電変換素子２０１と前記水平ＣＣＤ２０４との間にはそれぞれＰ^＋チャネルストッパ２０６がある。このようなＣＣＤイメージセンサでは、光電変換素子２０１で光電変換された信号電荷は、トランスファーゲート２０３を介して垂直ＣＣＤ２０２に読み出された後、垂直ＣＣＤ２０２および水平ＣＣＤ２０４で転送され増幅器２０５で増幅されて出力される。
【０００３】
図１１に前記ＣＣＤイメージセンサの従来の単位画素を示しており、同図（ａ）は前記単位画素の概略平面図、同図（ｂ）は（ａ）のＸ１−Ｘ１概略断面図である。但し、簡略化のため同図（ａ）ではゲート電極や遮光膜等、同図（ｂ）ではカバー膜やマイクロレンズ等は図示していない。この図では、蓄積される電荷は電子である。同図（ａ）に示す様に、単位画素は光電変換素子２０１と、垂直ＣＣＤ２０２、トランスファーゲート３０６、Ｐ^＋チャネルストッパ３０５で構成されている。同図（ｂ）において、Ｎ型シリコン基板３０１内にＰ型領域３０２が埋め込み状態に形成されている。前記光電変換素子２０１には、前記Ｐ型領域３０２より基板表面側の前記Ｎ型シリコン基板３０１に光電変換された信号電荷を蓄積するＮ型領域３０３が形成されている。前記Ｎ型領域３０３の上部、すなわち基板表面にはＰ^＋領域３０４が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。前記Ｐ^＋領域３０４はＮ型領域３０３の周囲に形成されているＰ^＋チャネルストッパ３０５と接続され、そのフェルミレベルはグラウンド電位に固定されている。また、前記光電変換素子と垂直ＣＣＤの間に、Ｐ型からなるトランスファーゲート領域３０６（図１０のトランスファーゲート２０３）を形成している。
【０００４】
一方、前記垂直ＣＣＤ２０２は、前記Ｎ型シリコン基板３０１内に形成されたＰ型領域３０７上に形成されたＮ型領域３０８からなる電荷転送領域と、その上部にゲート絶縁膜３０９を介して形成されたゲート電極３１０により構成される。前記Ｐ型領域３０７は電気的にＰ^＋チャネルストッパ３０５と接続されており、そのフェルミレベルはグラウンド電位に固定されている。そして、前記ゲート電極３１０ないし光電変換素子を覆うように層間絶縁膜３１２が形成されるとともに、前記層間絶縁膜３１２上には、光電変換素子のみに光が入射する様に光電変換素子上部のみ開口した遮光膜３１１が形成される。
【０００５】
このようなＣＣＤイメージセンサでは、光電変換素子２０１に光が入射して光電変換素子２０１で生成された信号電荷はＮ型領域３０３に蓄積され、所望のタイミングでゲート電極３１０に高い電圧を印可することでトランスファーゲート領域３０６をオン状態として、信号電荷を垂直ＣＣＤ２０２に読み出す。この時Ｎ型領域３０３は空乏化し、その電位よりもトランスファーゲート領域３０６のオン状態の電位および読み出される先のＮ型領域３０８の電位が高くなるように電圧が設定される。その後トランスファーゲート領域３０６をオフ状態として、垂直ＣＣＤ２０２で信号電荷が転送される。
【０００６】
図１２に、前記光電変換素子２０１のＮ型領域３０３および垂直ＣＣＤ２０２のＮ型領域３０８が空乏化した時の電位分布の概略を示す。なお、図１２は図１１（ｂ）の断面構造に対応するものである。図１２において、トランスファーゲート領域３０６がオフの状態を示しており、また、図１２のＸ２−Ｘ２線、およびＸ３−Ｘ３線に沿った電位分布の概略を図１３にＳＡ，ＳＢで示す。垂直ＣＣＤ２０２では、図１３には表れないが、深さ方向に沿ってシリコン基板３０１とゲート絶縁膜３０９の界面からＮ型領域３０８内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、Ｐ型領域３０７に向かって電位は低くなり、Ｐ型領域３０７では、そのフェルミレベルはグラウンド電位となっている。その後、図１３のＳＢ線に示すように、電位はＮ型シリコン基板１０１に印加する基板電圧に向かって高くなっていく。光電変換素子２０１ではＳＡ線で示すように、表面のＰ^＋領域３０４のフェルミレベルはグラウンド電位となっており、深さ方向に沿ってＮ型領域３０３内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、Ｐ型領域３０２で電位が極小となり、Ｎ型シリコン基板に印加する基板電圧に向かって高くなっていく。ここで、Ｎ型シリコン基板３０１に埋め込み状態に形成されているＰ型領域３０２のほぼ中央に形成される電位のバリアを、ＶＯＤバリアと呼ぶことにする。このＶＯＤバリアは基板電圧によって制御することができ、飽和信号量以上の余剰電荷を基板に掃き出すブルーミング抑制動作や、光電変換素子２０１のＮ型領域３０３に蓄積された電荷を基板に掃き出す電子シャッター動作（この時の基板電圧を基板引抜き電圧と呼ぶ）を行なうことができる。この光電変換素子２０１の構造は、縦型オーバーフロードレイン構造と呼ばれる。
【０００７】
【発明が解決しようとする課題】
前記ＶＯＤバリアはＰ^＋領域３０４、Ｎ型領域３０３、Ｐ型領域３０２、およびＮ型基板３０１の不純物濃度プロファイル、つまり深さ方向の１次元不純物濃度プロファイルと基板電圧で決まる電位分布から決定される。そして、光電変換素子２０１の寸法が大きい場合には、ＶＯＤバリアは水平方向に電位の平坦な領域が形成されることになる。しかしながら、光電変換素子２０１の寸法が微細化すると、これに従って、ＶＯＤバリアはＰ^＋チャネルストッパ３０５およびＰ型領域３０７の電位の影響を受けはじめ、ＶＯＤバリアの電位の平坦な領域が縮小していくことになる。すなわち、前記したようにＰ^＋チャネルストッパ３０５およびＰ型領域３０７のフェルミレベルは０Ｖとなっており、ＶＯＤバリア電位よりも低いため、光電変換素子２０１の寸法が微細化すると、ＶＯＤバリア領域端の電位を低下させる方向に働くからである。そして、微細化がさらに進むと、ＶＯＤバリアの電位の平坦な領域がなくなり、ＶＯＤバリアの電位も低下する。この時の様子を図１４に示す。図１４は、図１２のＸ４−Ｘ４線に沿った電位分布の概略図であり、ＶＯＤバリアで極大となっている。つまり、図１２でＶＯＤバリアは、電位の鞍点となっている。
【０００８】
このように光電変換素子２０１が微細化されるにつれ、ＶＯＤバリアに対するＰ^＋チャネルストッパ３０５とＰ型領域３０７との電気的接続が強くなってくるので、ＶＯＤバリア電位は基板電圧によって変化し難くなる。つまり、基板電圧に対するＶＯＤバリア電位の変化の割合は小さくなっていく。これは、電子シャッター動作を行なう基板引抜き電圧の上昇となり、ＣＣＤイメージセンサの消費電力の増加をもたらす。
【０００９】
また、このＶＯＤバリア電位の基板電圧に対する変化のし易さは、ニー特性にも影響する。ニー特性とは、光電変換素子２０１に蓄積される信号電荷量と光量の関係に於いて、ある点に於いてその傾きが変化する特性を言う。図１１に示した縦型オーバーフロードレイン構造の光電変換素子２０１の、光量に対する信号電荷量の関係を図１５に片対数目盛りで示す。飽和信号量までは光量に対し信号電荷量が線形に変化し（同図の対数目盛りでは曲線となる）、飽和信号電荷量以上では光量の対数に比例する。後者の信号量が光量の対数で変化する領域をニー領域と呼ぶことにし、ニー領域における光量の対数に対する信号電荷量の変化量をニー特性の傾きと呼ぶことにする。このニー特性の傾きは、ＶＯＤバリア電位の基板電圧に対する変化量と関係し、この変化量が小さい方がニー特性の傾きは小さくなる。前述したように、光電変換素子２０１が微細化されるにつれて、Ｐ^＋チャネルストッパ３０５とＰ型領域３０７に対するＶＯＤバリアの電気的接続が強くなってくるので、基板電圧に対するＶＯＤバリア電位の変化量は小さくなっていく。従って、ニー特性の傾きは小さくなっていく。
【００１０】
近年、固体撮像素子が多画素化あるいは小型化される中、固体撮像素子の単位画素が微細化されるに従って、光電変換素子だけでなく垂直ＣＣＤも微細化されている。光電変換素子が微細化されるにつれて、前記したようにニー特性の傾きは小さくなっていくが、垂直ＣＣＤの転送電荷量も小さくなっていくので、ニー特性の傾きを極力低減することが望まれている。ニー領域による信号電荷量の増加量は飽和信号量に加算され、その和が垂直ＣＣＤで転送されるためである。太陽や電灯等のような光量が大きい被写体を撮像した場合にも、垂直ＣＣＤで電荷があふれないように設計するためには、垂直ＣＣＤの転送電荷量は飽和電荷量とニー領域による信号電荷量の増加量の和よりも大きくする必要がある。逆に垂直ＣＣＤの転送電荷量を一定としたときには、ニー領域による信号電荷量の増加量が小さい方が飽和信号電荷量を大きくすることができ、ダイナミックレンジを拡大することができる。
【００１１】
ところが、図１１に示した従来の固体撮像素子では、ニー特性の傾きは、Ｐ型領域３０２の不純物濃度プロファイルと光電変換素子寸法の関数である。したがって、ある光電変換素子寸法では、Ｐ型領域３０２の不純物濃度を低濃度化し、又は厚さを低減するに従い、ニー特性の傾きを減少することができる。しかし、Ｐ型領域３０２の不純物濃度を低濃度化し、又は厚さを低減していくとＶＯＤバリアが小さくなり、Ｎ型基板３０１から電子がＮ型領域３０３に注入されたり（逆注入）、それを防ぐために基板電圧を上げると飽和信号電荷量が低下するという不良が発生するようになる。更に、Ｐ型領域３０２の不純物濃度を低濃度化し、又は厚さを低減していくとＶＯＤバリアが形成されなくなり、Ｎ型領域３０３に信号電荷を蓄積することができず、光電変換素子として機能しなくなる。つまり、ニー特性の傾きを減少するために、Ｐ型領域３０２の不純物濃度を低濃度化するか、又は厚さを低減しようとしても、それには限界があり、したがってニー特性の傾きを減少することは難しいのが実情である。
【００１２】
本発明は、光電変換素子の中央部の直下に、周囲領域よりも不純物濃度が低いか、又は薄いＰ型領域を形成することで、逆注入や飽和信号電荷量の低減等の不良を発生させずに、ニー特性の傾きを減少し、ダイナミックレンジを拡大した光電変換素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の光電変換素子は、光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換した電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、第２導電型からなる第１のバリア領域と、第２導電型からなる第２のバリア領域が埋設状態に設けられ、前記第１のバリア領域および前記第２のバリア領域上に前記電荷蓄積領域及び、少なくとも第２導電型からなるグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記第１のバリア領域は前記電荷蓄積領域の直下に形成され、前記第１のバリア領域と前記第１導電型の電荷蓄積領域の間には、前記第１導電型半導体基板の層が保持され、前記第２のバリア領域は前記第１のバリア領域以外に形成され、前記第１のバリア領域が前記第２のバリア領域よりも不純物濃度が低い、及び／又は前記第１のバリア領域が前記第２のバリア領域よりも薄いことを特徴とする。
【００１４】
本発明の第１の光電変換素子として、前記第１のバリア領域および前記第２のバリア領域は、次のいずれかの適用形態を採る。即ち、前記第１のバリア領域と前記第２のバリア領域が、平面的に連続して形成されている、第２の適用形態として、前記第１のバリア領域と前記第２のバリア領域の厚さ方向の中心が一致している、第３の適用形態として、前記第２のバリア領域が、前記第１のバリア領域よりも１．１〜３倍不純物濃度が高い、第４の適用形態として、前記第２のバリア領域が、前記第１のバリア領域よりも１．１〜３倍厚い、というものである。
【００１７】
本発明の第１の光電変換素子によれば、第１のバリア領域を第２のバリア領域よりも不純物濃度を低くし、及び／又は薄く形成することで、ＶＯＤバリアへの素子分離領域等による影響が大きくなり、光電変換素子の中央部のＶＯＤバリア付近の電位分布が急峻になり、ニー特性の傾きが低減する。
【００１８】
また、本発明の第２の光電変換素子によれば、単位画素寸法の微細化により、隣接するバリア領域の間隔が小さくなると、バリア領域が形成されていない領域は第１の光電変換素子における低濃度、または薄い第１のバリア領域が存在していると同等になり、光電変換素子の中央のＶＯＤバリアは、素子分離領域の影響が大きくなり、ニー特性の傾きが低減する。
【００１９】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して説明する。なお以下ではすべて蓄積される電荷は電子の場合について説明する。
（第１の実施の形態）
図１は本発明のニー特性の傾きを低減させた固体撮像素子、ここではＣＣＤイメージセンサの単位画素に相当する第１の実施の形態の断面図である。なお、図１は、図１１（ｂ）と同じ断面図であるが、カバー膜やマイクロレンズ等は図示していない。同図において、Ｎ型シリコン基板１０１内にＰ型領域１０２，１２２が埋め込み状態に形成されている。ここで、前記Ｐ型領域１２２は、本発明にかかる電荷蓄積領域（ただし、この実施形態では光電変換素子と称している）２０１の直下領域にのみ形成されており、その周囲の領域に前記Ｐ型領域１０２が形成されている。前記光電変換素子２０１は、前記Ｐ型領域１０２，１２２より基板表面側に、光電変換された信号電荷を蓄積するＮ型領域１０３が形成され、前記Ｎ型領域１０３の上部、すなわち前記Ｎ型シリコン基板１０１の表面にはＰ⁺ 領域１０４が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。また、前記Ｐ型領域１２２は、図１１（ａ）に相当する平面に投影した平面積が前記Ｎ型領域１０３よりも小さく、同図ではＰ型領域１２２の幅ｗ１がＮ型領域の幅Ｗ１より小さくなっている。また、Ｐ型領域１２２は、それ以外のＰ型領域１０２よりも不純物濃度が低く形成されている。また、前記Ｎ型領域１０３の表面の前記Ｐ⁺ 領域１０４は、前記Ｎ型領域１０３の周囲に形成されているＰ⁺ チャネルストッパ１０５と接続され、そのフェルミレベルはグラウンド電位に固定されている。
【００２０】
また、前記光電変換素子２０１と垂直ＣＣＤ２０２の間に、Ｐ型からなるトランスファーゲート領域１０６（２０２）が形成されている。一方、前記垂直ＣＣＤ２０２は、前記Ｎ型シリコン基板１０１の表面側の領域に形成されたＰ型領域１０７上に形成されたＮ型領域１０８からなる電荷転送領域と、その上部にゲート絶縁膜１０９を介して形成されたゲート電極１１０により構成される。前記Ｐ型領域１０７は前記Ｐ^＋チャネルストッパ１０５と電気的に接続されており、そのフェルミレベルはグラウンド電位に固定されている。なお、全面に層間絶縁膜１１２が形成されるとともに、光電変換素子のみに光が入射する様に、光電変換素子の上部のみを開口した遮光膜１１１が前記層間絶縁膜１１２上に形成される。
【００２１】
以上の構成によれば、光電変換素子２０１で生成された信号電荷はＮ型領域１０３に蓄積され、所望のタイミングでゲート電極１１０に高い電圧を印可することでトランスファーゲート領域１０６をオン状態とし、信号電荷を垂直ＣＣＤ２０２に読み出す。この時Ｎ型領域１０３は空乏化し、その電位よりもトランスファーゲート領域１０６のオン状態の電位および読み出される先のＮ型領域１０８の電位が高くなるように、電圧が設定される。その後トランスファーゲート領域１０６をオフ状態として、垂直ＣＣＤ２０２で信号電荷が転送される。
【００２２】
ここで、図１で示した光電変換素子を製造する方法について説明する。まず、１０^１４／ｃｍ^３台のリン濃度を持つＮ型シリコン基板１０１の表面に２０〜６０ｎｍ厚の熱酸化膜を形成し、Ｐ型領域１２２に対応する領域に０．５〜３ＭｅＶ，０．５〜５×１０^１１／ｃｍ^２のボロンをイオン注入する。次に、フォトリソグラフイ技術によりＰ型領域１０２に対応する領域にフォトレジストを開口し、Ｐ型領域１２２と同じエネルギー、１．１〜３倍のドーズ量のボロンをイオン注入し、９００〜９８０℃、３０分から２時間の熱処理によりＰ型領域１０２およびＰ型領域１２２を形成する。但し、フォトレジストの開口は、熱処理によるボロンの広がりを考慮して決定する。次に、リソグラフィー技術とイオン注入技術をそれぞれ用い、２０〜４０ＫｅＶ，１〜５×１０^１３／ｃｍ^２のボロンのイオン注入によりＰ^＋チャネルストッパ１０５を、２００〜５００ＫｅＶ，１〜５×１０^１２／ｃｍ^２のリンのイオン注入によりＮ型領域１０３を、２０〜６０ＫｅＶ，１０^１２／ｃｍ^２台のボロンのイオン注入により表面に浅いＰ^＋領域１０４を、７０〜１５０ＫｅＶ、１〜５×１０^１２／ｃｍ^２のリンのイオン注入によりＮ型領域１０８を、２００〜４００ＫｅＶ、１〜５×１０^１２／ｃｍ^２のボロンのイオン注入によりＰ型領域１０７を、４０〜１００ＫｅＶ、０．５〜３×１０^１２／ｃｍ^２のボロンのイオン注入によりトランスファーゲート領域１０６を形成し、９００〜９８０℃、３０分〜１時間で窒素雰囲気で熱処理することでイオン注入したドーパントを活性化させる。次に、熱酸化膜をフッ酸でウエットエッチングした後、ゲート絶縁膜１０９、ここでは、ウェット酸化で５０〜１００ｎｍ厚のゲート酸化膜を形成し、その上にリソグラフィとエッチングでドーパントが混入したポリシリコンゲート電極１１０を形成する。さらに層間絶縁膜１１２を形成し、光電変換素子に開口した遮光膜１１１をリソグラフィとエッチングで形成して、図１に示した固体撮像素子の光電変換素子２０１が完成する。
【００２３】
図２に、光電変換素子２０１のＮ型領域１０３および垂直ＣＣＤ２０２のＮ型領域１０８が空乏化した時の電位分布の概略を、図１の断面に対応して示す。同図はトランスファーゲート領域１０６がオフの状態を示している。また、図２のＡ３−Ａ３線に沿った電位分布の概略を図３に示す。ここで、前記Ｐ型領域１０２，１２２は、従来例のものとＶＯＤバリア電位が等しくなるように、それぞれの不純物濃度を調整している。これにより、本実施の形態の構成では、光電変換素子２０１の中央部を含む領域に、周囲のＰ型領域１０２よりも不純物濃度が低いＰ型領域１２２が形成されているため、電位が極大となっているＶＯＤバリア付近の電位の曲がりが急峻となっている。
【００２４】
その理由を図４を用いて説明する。図４は図２のＡ４−Ａ４線に沿った電位分布の概略を、Ｐ型領域１２２の不純物濃度をパラメータとして示したものである。Ｎ型シリコン基板１０１に同じ基板電圧を印加しても、Ｐ型領域１２２の不純物濃度が小さい方Ｓ２が不純物濃度が大きい方Ｓ１よりもＶＯＤバリアの電位が高くなっている。Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響が無いと仮定した場合には、Ｐ型領域１０２を通るＡ２−Ａ２線に沿った断面でのＶＯＤバリア電位Ｖｂ２の方が、Ｐ型領域１２２を通るＡ１−Ａ１線に沿った断面でのＶＯＤバリア電位Ｖｂ１よりも低くなる。従来例で説明したように、実際にはＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響を受けるため更にＶｂ２は低下する。これにより、Ａ４−Ａ４線に沿ってＶＯＤバリア付近の電位の曲がりは急峻となる。このことは、光電変換素子２０１の中央のＶＯＤバリア電位Ｖｂ１へのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響が増大することを意味し、ニー特性の傾きが減少する。実験の結果、Ｐ型領域１０２の不純物濃度を、Ｐ型領域１２２の不純物濃度の１．１〜３倍と高濃度にした場合にニー特性の傾きを効果的に低減できることが分かった。これ以上不純物濃度差をつけると、基板電圧によってＶＯＤバリアが変化し難くなり基板引抜き電圧の急激な上昇を招くことになるが、前記不純物濃度の範囲では、若干基板引抜き電圧が上昇するものの許容できる範囲であり、ニー特性の傾きの低減効果の方がメリットが大きかった。
【００２５】
（第２の実施の形態）
第２の実施の形態を図５に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。光電変換素子２０１の中央部の直下に形成されるＰ型領域１４２は、第１の実施の形態のＰ型領域１２２と同様であり、その周囲において前記Ｐ型領域１０２に連続して形成されているが、ここでは前記Ｐ型領域１４２の平面面積はＮ型領域１０３と等しくなっている。なお、図５に示したＣＣＤイメージセンサを製造する方法は、Ｐ型領域１４２の大きさが図１に示した第１の実施の形態のＰ型領域１２２と異なるだけで、他の形成条件は第１の実施の形態と同様であるのでその説明を省略する。
【００２６】
図６に、光電変換素子２０１のＮ型領域１０３および垂直ＣＣＤ２０２のＮ型領域１０８が空乏化した時の、図５のＢ１−Ｂ１線、Ｂ２−Ｂ２線に沿ったそれぞれの電位分布の概略を、Ｓ１１およびＳ２１，Ｓ２２で示す。Ｂ２−Ｂ２線に沿った電位分布に関しては、Ｐ型領域１０２の不純物濃度をパラメータとして示している。Ｐ型領域１０２の不純物濃度が高い方Ｓ２１の電位の曲線が電位の低い方向に変化する。つまり、Ｂ１−Ｂ１線に沿ったＶＯＤバリアが形成される深さ付近のＰ型領域１４２の電位は、Ｐ型領域１０２の不純物濃度が高い方Ｓ２１が不純物濃度が低い方Ｓ２２よりも低くなる。本実施の形態では、Ｐ型領域１０２はＰ型領域１４２よりも不純物濃度が大きく、Ｐ型領域１０２とＰ型領域１４２全体を低不純物濃度にするよりも、Ｐ型領域１０２を介したＰ^＋チャネルストッパ１０５とＰ型領域１０７のＶＯＤバリアへの影響を大きくすることができる。従って、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、ニー特性の傾きが減少する。
【００２７】
（第３の実施の形態）
第３の実施の形態を図７に示す。図１に示した第１の実施例と同じ構造は同じ符号で表わしており、詳細な説明は省略する。光電変換素子２０１の直下のＰ型領域１３２は第１の実施の形態と同様であり、その周囲において前記Ｐ型領域１０２に連続して形成されているが、ここで、前記Ｐ型領域１３２の厚さはＰ型領域１０２よりも薄くなっている。但し、Ｐ型領域１３２とＰ型領域１０２の厚さ方向の中心は一致している。光電変換素子２０１の中央に形成されるＰ型領域１３２は、図１１（ａ）に相当する平面に投影した平面積がＮ型領域１０３よりも小さく、同図ではＰ型領域１３２の幅ｗ２がＮ型領域１０３の幅Ｗ２より小さくなっている。
【００２８】
図７に示した光電変換素子を製造する方法は、まず、１０^１４／ｃｍ^３台のリン濃度を持つＮ型シリコン基板１０１の表面に２０〜６０ｎｍ厚の熱酸化膜を形成し、フォトリソグラフィ技術によりＰ型領域１０２に対応する領域にフォトレジストを開口し、０．５〜３ＭｅＶ，０．５〜５×１０^１１／ｃｍ^２のボロンをイオン注入する。但し、フォトレジストの開口は、以降の熱処理によるボロンの広がりを考慮して決定する。その後、９００〜１２００℃、３０分〜２時間の熱処理により、ボロンを拡散させてＰ型領域１０２を形成する。次に、フォトリソグラフィ技術によりＰ型領域１３２に対応する領域に、Ｐ型領域１０２と同じエネルギー、０．２５〜０．８倍のドーズ量のボロンをイオン注入し、９００〜９８０℃、３０分〜２時間の熱処理によりＰ型領域１３２を形成する。Ｐ型領域１３２を形成する際に、単位画素全面にボロンをイオン注入してもよい。Ｐ型領域１０２にイオン注入したボロンの方が、Ｐ型領域１３２よりも熱処理が多いため広く拡散し、Ｐ型領域１０２はＰ型領域１３２よりも厚くなる。上記以外のＰ^＋チャネルストッパ１０５、Ｎ型領域１０３、Ｐ^＋型領域１０４、Ｎ型領域１０８、Ｐ型領域１０７、トランスファーゲート領域１０６、遮光膜１１１等は、第１の実施の形態と同様であるので説明を省略する。
【００２９】
図８は図７のＣ１−Ｃ１線に沿った電位分布の概略を、Ｐ型領域１３２の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。但し、Ｐ型領域の厚さ方向の中心は一致させて膜厚を変化させている。Ｎ型基板に同じ基板電圧を印加しても、Ｐ型領域１３２が薄い方Ｓ３２が厚い方Ｓ３１よりもＶＯＤバリアの電位が高くなる。そのため、Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響が無いと仮定した場合には、Ｐ型領域１０２を通るＣ２−Ｃ２線に沿った断面でのＶＯＤバリア電位の方が、Ｐ型領域１３２を通るＣ１−Ｃ１線に沿った断面でのＶＯＤバリア電位よりも低くなる。さらに、Ｐ^＋チャネルストッパ１０５およびＰ型領域１０７の影響を受けるため、さらに低下する。従って、第１の実施の形態で説明したのと同じ理由で、電位が極大となっているＶＯＤバリア付近の電位の曲がりが急峻となっている。第１の実施の形態と同様に、光電変換素子２０１の中央部のＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響が増大することを意味し、ニー特性の傾きが減少する。実験の結果、Ｐ型領域１０２の厚さを、Ｐ型領域１３２の厚さの１．１〜３倍厚くした場合にニー特性の傾きを効果的に低減できることが分かった。これ以上厚さの差をつけると、基板電圧によってＶＯＤバリアが変化し難くなり基板引抜き電圧の急激な上昇を招くが、前記Ｐ型領域の厚さの差の範囲では、若干基板引抜き電圧が上昇するものの許容できる範囲であり、ニー特性の傾きの低減効果の方がメリットが大きかった。
【００３０】
本実施形態では、Ｐ型領域１３２とＰ型領域１０２の厚さ方向の中心を一致させている。ＶＯＤバリアはほぼＰ型領域の厚さの中央に形成されるので、Ｐ型領域の厚さの中心を一定として厚さを変化させた場合には、図８に示すようにＶＯＤバリアの深さはほぼ一致する。本発明の本質は、Ｐ型領域に形成されるＶＯＤバリアの電位がＰ^＋チャネルストッパ１０５及びＰ型領域１０７の影響をより強く受けるようにすることであり、そのためにＶＯＤバリアの周囲に電位の低い領域を形成している。従って、Ｐ型領域１３２とＰ型領域１０２の厚さ方向の中心を一致させることで、その効果を最大限にすることができる。また、Ｐ^＋領域１３２とＰ型領域１０２の厚さ方向の中心を一致させた方が、ニー特性へのイオン注入や表面酸化膜の膜厚のばらつきなどプロセスのばらつきの影響を小さくできる。
【００３１】
第１の実施の形態も考慮すると、ＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響の程度は、Ｐ型領域１０２に対するＰ型領域１３２の不純物濃度と厚さの割合で決まる。従って、ＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響を小さくできるように、第３の実施の形態の製造方法での、Ｐ型領域１３２と１０２へのボロンイオン注入のドーズ量および熱処理温度、時間を制御する。すなわち、この第３の実施の形態では、Ｐ型領域１３２とＰ型領域１０２の不純物のドーズ量と熱処理温度、時間の関係によっては、Ｐ型領域１３２の不純物濃度はＰ型領域１０２よりも低濃度であると考えられるが、Ｐ型領域１３２の不純物濃度をＰ型領域１０２と同程度以上の濃度に形成した場合においても、Ｐ型領域１３２の厚さをＰ型領域１０２よりも薄く形成することにより、前記したニー特性の傾きを低減することが可能である。
【００３２】
なお、本発明の前記した第３の実施の形態に類似する形として、垂直ＣＣＤ領域にボロンを２００ＫｅＶ以下のエネルギでイオン注入した後、１２００℃、５〜１０時間熱処理することでボロン領域を広げて光電変換素子でそのボロン領域を結合した構造が以前採用されていた。このように形成されたボロン領域は基板表面まで達しており、Ｐ型ウェルとなっている。光電変換素子の中央部直下のＰ型ウェルの深さは、垂直ＣＣＤの領域直下のＰ型ウェルの深さよりも浅く、図７と類似した構造となっている。しかしこの構造には、Ｐ型ウェルをボロンの熱拡散で形成しているため、ＶＯＤバリアを深く形成するにはボロンの拡散距離を長くする必要があり、微細化できないという問題がある。従来、この方法で作成された光電変換素子のＶＯＤバリア深さは基板表面から１μｍ程度以下と、本発明の実施例によるＶＯＤバリア深さ（５００ＫｅＶで約１μｍ、３ＭｅＶで約４μｍ）より浅く、感度が低かった。また、ＶＯＤバリアを形成する領域は、Ｐ型ウェルの深さから光電変換素子のＮ型領域の深さまでの間であるが、Ｎ型領域も熱拡散で形成しているためこの距離が長く、ニー特性の傾きも大きかった。本発明では、Ｐ型領域を高いエネルギのイオン注入で形成しているので従来よりも感度は高く、熱拡散を用いていないので光電変換素子が微細化しても適用できる。またＶＯＤバリアを構成するＰ型領域も薄く設計できるので、ニー特性の傾きも従来より小さくできる。
【００３３】
（第４の実施の形態）
第４の実施の形態を図９に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。この第４の実施の形態では、光電変換素子２０１のＮ型領域１０３の中央部の直下にはＰ型領域が形成されず、それ以外にＰ型領域１６２が形成されている。Ｐ型領域１６２が形成されていない領域の図１１（ａ）に相当する平面に投影した平面積はＮ型領域より小さくなっている。図１０に示したＣＣＤイメージセンサを製造する方法は、リソグラフィ技術とイオン注入技術等によりＰ型領域１６２を形成する等、第１の実施の形態と同様であるのでその説明を省略する。
【００３４】
Ｐ型領域１６２間の距離Ｌが５μｍ程度以下の場合、そのＰ型が形成されていない光電変換素子２０１の直下の領域の電位はＰ型領域１６２の電位の影響を受け、そこに不純物濃度が低いＰ型領域があるのと同等にすることができる。この状態はちょうど図４の低不純物濃度のＰ型領域１２２の場合に相当する。Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響が無いと仮定した場合には、Ｐ型領域１６２を通るＤ２−Ｄ２線に沿った断面でのＶＯＤバリア電位の方が、光電変換素子中央を通るＤ１−Ｄ１線に沿った断面でのＶＯＤバリア電位よりも低くなる。従って、第１の実施の形態で説明したのと同じ理由で、電位が極大となっているＶＯＤバリア付近の電位の曲がりが急峻となっている。第１の実施の形態と同様に、光電変換素子２０１の中央部のＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響が増大することを意味し、ニー特性の傾きが減少する。
【００３５】
ここで、第４の実施の形態ではＰ型領域１６２が形成されていない領域をＮ型領域１０３よりも小さい平面面積に形成したが、等しくしてもよい。現在多画素化と小型化のため単位画素寸法が微細化されており、光電変換素子の寸法は５μｍ程度以下となっている。従って、光電変換素子全体に渡ってＰ型領域１６２が形成されていなくても、上述したのと同じ効果が得られる。
【００３６】
以上の説明は、図１１（ａ）のＸ１−Ｘ１断面を用いたが、それと直交する方向においても同様である。その理由は次に述べる本発明がＭＯＳイメージセンサに適用できる理由と同様である。また、以上の説明は、本発明を光電変換素子と垂直ＣＣＤが形成されたＣＣＤイメージセンサに適用した場合を示しているが、垂直ＣＣＤの代りに読み出し配線が形成されたＭＯＳイメージセンサや単体の光電変換素子にも同様に適用できる。なぜなら、本発明の本質はＶＯＤバリアが周辺のＰ^＋チャネルストッパ等の電位から受ける影響を増大することが目的だからである。また、埋め込み型の光電変換素子に適用した場合を示しているが、Ｎ型領域上にＰ^＋領域が形成されていない光電変換素子にも同様に適用できる。また、転送される電荷が電子の場合について説明したが、電荷が正孔の場合にも、Ｎ型とＰ型の不純物を入れ替え、印加する電圧の向きを逆にすれば、同様に説明できる。
【００３７】
【発明の効果】
以上に説明したように本発明による光電変換素子によれば、光電変換素子の直下に設けられる第１のバリア領域を第２のバリア領域よりも不純物濃度を低くし、及び／又は、薄く形成することで、ＶＯＤバリアへの素子分離領域等による影響が大きくなり、光電変換素子の中央部のＶＯＤバリア付近の電位分布が急峻になり、ニー特性の傾きが低減する。また、光電変換素子の直下にバリア領域を形成しないことで、バリア領域が形成されていない領域は低濃度、または薄いバリア領域が存在していると同等になり、光電変換素子の中央のＶＯＤバリアは、素子分離領域の影響が大きくなり、ニー特性の傾きが低減する。これにより、本発明の光電変換素子をＣＣＤイメージセンサ等の固体撮像素子に適用したときには、ニー特性の傾きを減少し、ダイナミックレンジを拡大することが可能になる。
【図面の簡単な説明】
【図１】本発明の光電変換素子の第１の実施の形態の単位画素の概略断面図である。
【図２】図１に示した断面の概略電位分布図である。
【図３】図２のＡ３−Ａ３線に沿った電位分布の概略を、従来例と比較して示した図である。
【図４】図２のＡ４−Ａ４線に沿った電位分布の概略を、Ｐ型領域１２２の不純物濃度をパラメータとして示したものである。
【図５】本発明の第２の実施の形態の単位画素の概略断面図である。
【図６】図５のＢ１−Ｂ１線に沿った電位分布の概略を、Ｐ型領域１０２の不純物濃度をパラメータとした場合を示したものである。
【図７】本発明の第３の実施の形態の単位画素の概略断面図である。
【図８】図７のＣ１−Ｃ１線に沿った電位分布の概略を、Ｐ型領域１３２の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。
【図９】本発明の第４の実施の形態の単位画素の概略断面図である。
【図１０】従来の固体撮像素子の平面概略図である。
【図１１】従来の固体撮像素子の単位画素の（ａ）概略平面図、および（ｂ）Ｘ１−Ｘ１線断面の概略図である。
【図１２】図１１（ｂ）に示した断面の概略電位分布図である。
【図１３】図１２のＸ２−Ｘ２線、およびＸ３−Ｘ３線に沿った電位分布の概略図である。
【図１４】図１２のＸ４−Ｘ４線に沿った電位分布の概略図である。
【図１５】縦型オーバーフロードレイン構造の光電変換素子における、光量に対する信号電荷量の関係を両対数目盛りで示した図である。
【符号の説明】
１０１，３０１Ｎ型シリコン基板
１０２，３０２Ｐ型領域
１０３，３０３Ｎ型領域
１０４，３０４Ｐ^＋領域、
１０５，３０５Ｐ＋チャネルストッパ
１０６，３０６トランスファーゲート領域、
１０７，３０７Ｐ型領域
１０８，３０８Ｎ型領域、
１０９，３０９ゲート絶縁膜
１１０，３１０ゲート電極、
１１１，３１１遮光膜
１１２，３１２層間絶縁膜、
１２２，１３２，１４２，１６２Ｐ型領域
２０１光電変換素子
２０２垂直ＣＣＤ
２０３トランスファーゲート
２０４水平ＣＣＤ
２０５増幅器
２０６Ｐ^＋チャネルストッパ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a photoelectric conversion element used for a solid-state imaging device or the like, and more particularly, to a photoelectric conversion element capable of expanding a dynamic range when applied to a solid-state imaging device.
[0002]
[Prior art]
FIG. 10 shows a schematic plan view of a conventionally used solid-state imaging device. FIG. 10 shows an interline CCD image sensor. A vertical CCD 202 is arranged adjacent to each column of the two-dimensionally arranged photoelectric conversion elements 201, and is connected to the photoelectric conversion elements 201 via a transfer gate 203. The lower end of each of the vertical CCDs 202 is connected to a horizontal CCD 204, and the end of the horizontal CCD 204 is connected to an amplifier 205. The distance between the photoelectric conversion elements 201, the distance between the photoelectric conversion elements 201 and the vertical CCD 202, and the distance between the photoelectric conversion elements 201 and the horizontal CCD 204 are P ⁺ There is a channel stopper 206. In such a CCD image sensor, signal charges photoelectrically converted by the photoelectric conversion element 201 are read out to the vertical CCD 202 via the transfer gate 203, and then transferred by the vertical CCD 202 and the horizontal CCD 204 and amplified by the amplifier 205. Is output.
[0003]
11A and 11B show a conventional unit pixel of the CCD image sensor. FIG. 11A is a schematic plan view of the unit pixel, and FIG. 11B is a schematic cross-sectional view of FIG. However, for the sake of simplicity, FIG. 1A does not show a gate electrode, a light-shielding film, and the like, and FIG. In this figure, the stored charges are electrons. As shown in FIG. 3A, the unit pixel is a photoelectric conversion element 201, a vertical CCD 202, a transfer gate 306, ⁺ A channel stopper 305 is provided. In FIG. 3B, a P-type region 302 is formed in an N-type silicon substrate 301 in a buried state. In the photoelectric conversion element 201, an N-type region 303 for storing signal charges photoelectrically converted in the N-type silicon substrate 301 on the substrate surface side with respect to the P-type region 302 is formed. P is located above the N-type region 303, that is, on the substrate surface. ⁺ A region 304 is formed to suppress generation of dark current via an interface state between the region 304 and an insulating film such as an oxide film. The P ⁺ The region 304 is formed by a P formed around the N-type region 303. ⁺ It is connected to the channel stopper 305, and its Fermi level is fixed to the ground potential. Further, a P-type transfer gate region 306 (the transfer gate 203 in FIG. 10) is formed between the photoelectric conversion element and the vertical CCD.
[0004]
On the other hand, the vertical CCD 202 is formed with a charge transfer region including an N-type region 308 formed on a P-type region 307 formed in the N-type silicon substrate 301 and a gate insulating film 309 formed thereon. And a gate electrode 310. The P-type region 307 is electrically ⁺ It is connected to the channel stopper 305, and its Fermi level is fixed to the ground potential. Then, an interlayer insulating film 312 is formed so as to cover the gate electrode 310 or the photoelectric conversion element, and only the upper part of the photoelectric conversion element is opened on the interlayer insulating film 312 so that light is incident only on the photoelectric conversion element. The formed light shielding film 311 is formed.
[0005]
In such a CCD image sensor, light enters the photoelectric conversion element 201 and signal charges generated by the photoelectric conversion element 201 are accumulated in the N-type region 303, and a high voltage is applied to the gate electrode 310 at a desired timing. As a result, the transfer gate region 306 is turned on, and the signal charges are read out to the vertical CCD 202. At this time, the N-type region 303 is depleted, and a voltage is set so that the potential of the transfer gate region 306 in the ON state and the potential of the N-type region 308 to which data is read out are higher than the potential. After that, the transfer gate region 306 is turned off, and the signal charges are transferred by the vertical CCD 202.
[0006]
FIG. 12 schematically shows a potential distribution when the N-type region 303 of the photoelectric conversion element 201 and the N-type region 308 of the vertical CCD 202 are depleted. FIG. 12 corresponds to the cross-sectional structure of FIG. FIG. 12 shows a state where the transfer gate region 306 is off, and FIG. 13 schematically shows potential distributions along lines X2-X2 and X3-X3 in FIG. 12 by SA and SB. In the vertical CCD 202, although not shown in FIG. 13, the potential increases from the interface between the silicon substrate 301 and the gate insulating film 309 toward the inside of the N-type region 308 along the depth direction, and reaches a maximum at a certain depth. It becomes. Thereafter, the potential decreases toward the P-type region 307, and the Fermi level of the P-type region 307 is the ground potential. Thereafter, as shown by the SB line in FIG. 13, the potential increases toward the substrate voltage applied to the N-type silicon substrate 101. In the photoelectric conversion element 201, as shown by the SA line, the surface P ⁺ The Fermi level of the region 304 is the ground potential, and the potential increases in the direction toward the inside of the N-type region 303 along the depth direction, and reaches a maximum at a certain depth. After that, the potential becomes minimum in the P-type region 302 and increases toward the substrate voltage applied to the N-type silicon substrate. Here, a potential barrier formed substantially at the center of the P-type region 302 buried in the N-type silicon substrate 301 is referred to as a VOD barrier. The VOD barrier can be controlled by the substrate voltage, and the blooming suppression operation of sweeping excess charge exceeding the saturation signal amount to the substrate and the electronic shutter operation of sweeping charge accumulated in the N-type region 303 of the photoelectric conversion element 201 to the substrate. (The substrate voltage at this time is called a substrate withdrawal voltage). The structure of the photoelectric conversion element 201 is called a vertical overflow drain structure.
[0007]
[Problems to be solved by the invention]
The VOD barrier is P ⁺ It is determined from the impurity concentration profiles of the region 304, the N-type region 303, the P-type region 302, and the N-type substrate 301, that is, the one-dimensional impurity concentration profile in the depth direction and the potential distribution determined by the substrate voltage. When the size of the photoelectric conversion element 201 is large, the VOD barrier has a region where the potential is flat in the horizontal direction. However, as the dimensions of the photoelectric conversion element 201 become smaller, the VOD barrier becomes P ⁺ The region where the potential of the VOD barrier is flat starts to be reduced due to the influence of the potentials of the channel stopper 305 and the P-type region 307. That is, as described above, P ⁺ The Fermi level of the channel stopper 305 and the P-type region 307 is 0 V, which is lower than the VOD barrier potential. Therefore, when the size of the photoelectric conversion element 201 is reduced, the potential at the end of the VOD barrier region is reduced. It is. Then, as the miniaturization further proceeds, the flat region of the potential of the VOD barrier disappears, and the potential of the VOD barrier also decreases. The situation at this time is shown in FIG. FIG. 14 is a schematic diagram of the potential distribution along the line X4-X4 in FIG. 12, which is maximum at the VOD barrier. That is, in FIG. 12, the VOD barrier is a saddle point of the potential.
[0008]
As described above, as the photoelectric conversion element 201 is miniaturized, P with respect to the VOD barrier is reduced. ⁺ Since the electrical connection between the channel stopper 305 and the P-type region 307 becomes stronger, the VOD barrier potential is hardly changed by the substrate voltage. That is, the rate of change of the VOD barrier potential with respect to the substrate voltage decreases. This results in an increase in the substrate pull-out voltage for performing the electronic shutter operation, and an increase in power consumption of the CCD image sensor.
[0009]
Further, the easiness of the change of the VOD barrier potential with respect to the substrate voltage affects the knee characteristics. The knee characteristic refers to a characteristic in which the inclination changes at a certain point in the relationship between the amount of signal charge stored in the photoelectric conversion element 201 and the amount of light. FIG. 15 shows the relationship between the light amount and the signal charge amount of the photoelectric conversion element 201 having the vertical overflow drain structure shown in FIG. 11 on a semilog scale. Up to the saturation signal amount, the signal charge amount changes linearly with respect to the light amount (it becomes a curve on the logarithmic scale in the figure), and is proportional to the logarithm of the light amount above the saturation signal charge amount. The latter region in which the signal amount changes with the logarithm of the light amount is called a knee region, and the change amount of the signal charge amount with respect to the logarithm of the light amount in the knee region is called the knee characteristic slope. The slope of the knee characteristic is related to the amount of change in the VOD barrier potential with respect to the substrate voltage. The smaller the amount of change, the smaller the slope of the knee characteristic. As described above, as the photoelectric conversion element 201 is miniaturized, P ⁺ Since the electrical connection of the VOD barrier to the channel stopper 305 and the P-type region 307 increases, the amount of change in the VOD barrier potential with respect to the substrate voltage decreases. Therefore, the slope of the knee characteristic becomes smaller.
[0010]
In recent years, as the number of pixels of a solid-state imaging device has been increased or downsized, not only the photoelectric conversion device but also the vertical CCD have been miniaturized as unit pixels of the solid-state imaging device have been miniaturized. As described above, as the photoelectric conversion element is miniaturized, the slope of the knee characteristic decreases as described above, but the transfer charge amount of the vertical CCD also decreases. Therefore, it is desired to reduce the slope of the knee characteristic as much as possible. ing. This is because the increase amount of the signal charge due to the knee region is added to the saturation signal amount, and the sum is transferred by the vertical CCD. In order to design the vertical CCD so that the charge does not overflow even when capturing an image of a subject with a large amount of light such as the sun or an electric light, the transfer charge of the vertical CCD is determined by the saturation charge and the signal charge by the knee region. Must be greater than the sum of Conversely, when the transfer charge amount of the vertical CCD is constant, the smaller the increase amount of the signal charge due to the knee region, the larger the saturation signal charge amount, and the wider the dynamic range.
[0011]
However, in the conventional solid-state imaging device shown in FIG. 11, the inclination of the knee characteristic is a function of the impurity concentration profile of the P-type region 302 and the size of the photoelectric conversion element. Therefore, with a certain photoelectric conversion element size, the inclination of the knee characteristic can be reduced as the impurity concentration of the P-type region 302 is reduced or the thickness is reduced. However, as the impurity concentration of the P-type region 302 is reduced or the thickness is reduced, the VOD barrier becomes smaller, and electrons are injected from the N-type substrate 301 into the N-type region 303 (reverse injection). When the substrate voltage is increased in order to prevent the occurrence of such a problem, a defect that the amount of the saturation signal charge is reduced occurs. Furthermore, if the impurity concentration of the P-type region 302 is reduced or the thickness is reduced, a VOD barrier is not formed, and signal charges cannot be accumulated in the N-type region 303, and the POD region functions as a photoelectric conversion element. No longer. That is, even if the impurity concentration of the P-type region 302 is reduced or the thickness is reduced in order to reduce the slope of the knee characteristic, there is a limit to this, and therefore, the slope of the knee characteristic is reduced. Is difficult.
[0012]
The present invention forms a P-type region having a lower or lower impurity concentration than the surrounding region or a thinner P-type region immediately below the central portion of the photoelectric conversion element, thereby causing defects such as reverse injection and a reduction in saturation signal charge. It is another object of the present invention to provide a photoelectric conversion element in which the inclination of the knee characteristic is reduced and the dynamic range is expanded.
[0013]
[Means for Solving the Problems]
The photoelectric conversion element of the present invention is a vertical overflow drain type photoelectric conversion element that sweeps out excess charges generated by the photoelectric conversion element to a semiconductor substrate, and stores a photoelectrically converted charge in a first conductivity type semiconductor substrate. A first barrier region of a second conductivity type and a second barrier region of a second conductivity type are provided in a buried state including a charge accumulation region of one conductivity type, and the first barrier region and the On the second barrier region, the charge storage region and an element isolation region fixed to a ground potential of at least a second conductivity type are provided. Around the periphery of the charge storage region And the first barrier region is formed immediately below the charge storage region, and the first barrier region and the first barrier region are formed immediately below the charge storage region. Charge accumulation region of first conductivity type In between, the layer of the first conductivity type semiconductor substrate is held, the second barrier region is formed other than the first barrier region, and the first barrier region is And the first barrier region is thinner than the second barrier region.
[0014]
As the first photoelectric conversion element of the present invention, the first barrier region and the second barrier region adopt any one of the following application modes. That is, as a second application mode, the first barrier region and the second barrier region are formed continuously in a plane, and the thicknesses of the first barrier region and the second barrier region are different. The center of the 3 As an application mode of the first aspect, the second barrier region has an impurity concentration that is 1.1 to 3 times higher than that of the first barrier region. 4 As an application of the present invention, the second barrier region is 1.1 to 3 times thicker than the first barrier region.
[0017]
According to the first photoelectric conversion element of the present invention, the first barrier region has a lower impurity concentration than the second barrier region and / or is formed to have a lower impurity concentration, so that the first barrier region has an element isolation region or the like to the VOD barrier. The influence is increased, the potential distribution near the VOD barrier at the center of the photoelectric conversion element becomes sharp, and the inclination of the knee characteristic is reduced.
[0018]
Further, according to the second photoelectric conversion element of the present invention, when the distance between adjacent barrier regions is reduced due to the miniaturization of the unit pixel size, the region where the barrier region is not formed becomes low in the first photoelectric conversion element. This is equivalent to the presence of the first barrier region having a low concentration or lightness, and the effect of the device isolation region on the VOD barrier at the center of the photoelectric conversion element is increased, and the inclination of the knee characteristic is reduced.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the following, a case where all the stored charges are electrons will be described.
(First Embodiment)
FIG. 1 is a cross-sectional view of a solid-state imaging device according to a first embodiment of the present invention, which corresponds to a unit pixel of a CCD image sensor in which the inclination of a knee characteristic is reduced, in this case. FIG. 1 is the same cross-sectional view as FIG. 11B, but does not show a cover film, microlenses, and the like. In the figure, P-type regions 102 and 122 are formed in an N-type silicon substrate 101 in a buried state. Here, the P-type region 122 is according to the present invention. Charge storage region (however, referred to as a photoelectric conversion element in this embodiment) The P-type region 102 is formed only in a region immediately below 201, and in a region around the region 201. In the photoelectric conversion element 201, an N-type region 103 for storing photoelectrically converted signal charges is formed on the substrate surface side with respect to the P-type regions 102 and 122, and an upper portion of the N-type region 103, that is, the N-type silicon P on the surface of the substrate 101 ⁺ The region 104 is formed to suppress generation of dark current via an interface state between the region 104 and an insulating film such as an oxide film. Further, the P-type region 122 has a smaller plane area projected onto a plane corresponding to FIG. 11A than the N-type region 103, and in this figure, the width w1 of the P-type region 122 is smaller than the width W1 of the N-type region. It is smaller. The P-type region 122 has a lower impurity concentration than the other P-type regions 102. Further, the P on the surface of the N-type region 103 is ⁺ The region 104 is formed by a P region formed around the N-type region 103. ⁺ It is connected to the channel stopper 105, and its Fermi level is fixed to the ground potential.
[0020]
Further, a P-type transfer gate region 106 (202) is formed between the photoelectric conversion element 201 and the vertical CCD 202. On the other hand, the vertical CCD 202 has a charge transfer region including an N-type region 108 formed on a P-type region 107 formed in a region on the surface side of the N-type silicon substrate 101, and a gate insulating film 109 thereon. The gate electrode 110 is formed through the gate electrode 110. The P-type region 107 is ⁺ It is electrically connected to the channel stopper 105, and its Fermi level is fixed to the ground potential. Note that an interlayer insulating film 112 is formed on the entire surface, and a light-shielding film 111 having an opening only at the upper portion of the photoelectric conversion element is formed on the interlayer insulating film 112 so that light is incident only on the photoelectric conversion element.
[0021]
According to the above configuration, the signal charges generated by the photoelectric conversion element 201 are accumulated in the N-type region 103, and the transfer gate region 106 is turned on by applying a high voltage to the gate electrode 110 at a desired timing. The signal charges are read out to the vertical CCD 202. At this time, the N-type region 103 is depleted, and the voltage is set so that the potential of the transfer gate region 106 in the ON state and the potential of the N-type region 108 to be read out become higher than the potential. After that, the transfer gate region 106 is turned off, and the signal charges are transferred by the vertical CCD 202.
[0022]
Here, a method for manufacturing the photoelectric conversion element shown in FIG. 1 will be described. First, 10 ¹⁴ / Cm ³ A thermal oxide film having a thickness of 20 to 60 nm is formed on the surface of an N-type silicon substrate 101 having a phosphorus concentration of about 0.5 to 3 MeV and 0.5 to 5 × 10 5 in a region corresponding to the P-type region 122. ¹¹ / Cm ² Of boron is ion-implanted. Next, a photoresist is opened in a region corresponding to the P-type region 102 by a photolithography technique, and boron having the same energy as that of the P-type region 122 and a dose of 1.1 to 3 times is ion-implanted. The P-type region 102 and the P-type region 122 are formed by a heat treatment at 30 ° C. for 30 minutes to 2 hours. However, the opening of the photoresist is determined in consideration of the spread of boron due to the heat treatment. Next, using lithography technology and ion implantation technology, respectively, 20 to 40 KeV, 1 to 5 × 10 ^Thirteen / Cm ² P by ion implantation of boron ⁺ The channel stopper 105 is set to 200 to 500 KeV, 1 to 5 × 10 ¹² / Cm ² The N-type region 103 is implanted with 20 to 60 KeV, 10 ¹² / Cm ² Shallow P on the surface by boron ion implantation ⁺ The region 104 is set at 70 to 150 KeV, 1 to 5 × 10 ¹² / Cm ² The N-type region 108 is implanted with 200 to 400 KeV, 1 to 5 × 10 ¹² / Cm ² The P-type region 107 is implanted with boron at 40 to 100 KeV and 0.5 to 3 × 10 ¹² / Cm ² The transfer gate region 106 is formed by boron ion implantation, and the ion-implanted dopant is activated by heat treatment in a nitrogen atmosphere at 900 to 980 ° C. for 30 minutes to 1 hour. Next, after the thermal oxide film is wet-etched with hydrofluoric acid, a gate insulating film 109, here, a gate oxide film having a thickness of 50 to 100 nm is formed by wet oxidation, and a poly-oxide mixed with a dopant by lithography and etching is formed thereon. A silicon gate electrode 110 is formed. Further, an interlayer insulating film 112 is formed, and a light-shielding film 111 opened in the photoelectric conversion element is formed by lithography and etching, whereby the photoelectric conversion element 201 of the solid-state imaging device shown in FIG. 1 is completed.
[0023]
FIG. 2 schematically shows a potential distribution when the N-type region 103 of the photoelectric conversion element 201 and the N-type region 108 of the vertical CCD 202 are depleted, corresponding to the cross section of FIG. This figure shows a state where the transfer gate region 106 is off. FIG. 3 schematically shows a potential distribution along the line A3-A3 in FIG. Here, the impurity concentrations of the P-type regions 102 and 122 are adjusted so that the VOD barrier potential becomes equal to that of the conventional example. Accordingly, in the structure of this embodiment, since the P-type region 122 having a lower impurity concentration than the surrounding P-type region 102 is formed in the region including the central portion of the photoelectric conversion element 201, the potential is maximized. The bending of the potential near the VOD barrier is sharp.
[0024]
The reason will be described with reference to FIG. FIG. 4 schematically shows the potential distribution along the line A4-A4 in FIG. 2 using the impurity concentration of the P-type region 122 as a parameter. Even if the same substrate voltage is applied to the N-type silicon substrate 101, the potential of the VOD barrier is higher in the P2 region S2 having a lower impurity concentration than in the S1 having a higher impurity concentration. P ⁺ Assuming that there is no influence of the channel stopper 105 and the P-type region 107, the VOD barrier potential Vb2 in the cross section along the line A2-A2 passing through the P-type region 102 is higher than that of A1 passing through the P-type region 122. It becomes lower than the VOD barrier potential Vb1 in the cross section along the -A1 line. As described in the conventional example, actually P ⁺ Vb2 is further reduced due to the influence of the channel stopper 105 and the P-type region 107. Thereby, the bending of the potential near the VOD barrier along the line A4-A4 becomes sharp. This means that the POD voltage at the center VOD barrier potential Vb1 of the photoelectric conversion element 201 is ⁺ This means that the influence of the channel stopper 105 and the P-type region 107 increases, and the inclination of the knee characteristic decreases. As a result of the experiment, it has been found that the inclination of the knee characteristic can be effectively reduced when the impurity concentration of the P-type region 102 is set to be 1.1 to 3 times the impurity concentration of the P-type region 122. If the impurity concentration difference is further increased, the VOD barrier is hardly changed by the substrate voltage, which causes a sudden increase in the substrate extraction voltage. However, in the above impurity concentration range, although the substrate extraction voltage slightly increases, it is acceptable. In this case, the effect of reducing the inclination of the knee characteristic was more advantageous.
[0025]
(Second embodiment)
FIG. 5 shows a second embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. The P-type region 142 formed immediately below the central portion of the photoelectric conversion element 201 is similar to the P-type region 122 of the first embodiment, and is formed around the P-type region 102 so as to be continuous with the P-type region 102. However, here, the planar area of the P-type region 142 is equal to that of the N-type region 103. In the method of manufacturing the CCD image sensor shown in FIG. 5, the size of the P-type region 142 is different from that of the P-type region 122 of the first embodiment shown in FIG. The description is omitted because it is the same as that of the first embodiment.
[0026]
FIG. 6 shows an outline of respective potential distributions along the B1-B1 line and the B2-B2 line in FIG. 5 when the N-type region 103 of the photoelectric conversion element 201 and the N-type region 108 of the vertical CCD 202 are depleted. , S11 and S21, S22. Regarding the potential distribution along the line B2-B2, the impurity concentration of the P-type region 102 is shown as a parameter. The curve of the potential of S21 where the impurity concentration of the P-type region 102 is higher changes in the direction of lower potential. That is, the potential of the P-type region 142 near the depth where the VOD barrier is formed along the line B1-B1 is lower in the S21 where the P-type region 102 has a higher impurity concentration than in the S22 where the impurity concentration is lower. In the present embodiment, the P-type region 102 has a higher impurity concentration than the P-type region 142, and the P-type region 102 has a higher impurity concentration than the P-type region 142. ⁺ The effect of the channel stopper 105 and the P-type region 107 on the VOD barrier can be increased. Therefore, the rate of change of the VOD barrier potential with respect to the substrate voltage increases, and the slope of the knee characteristic decreases.
[0027]
(Third embodiment)
FIG. 7 shows a third embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted. The P-type region 132 immediately below the photoelectric conversion element 201 is similar to that of the first embodiment, and is formed around the P-type region 102 so as to be continuous therewith. The thickness is smaller than that of the P-type region 102. However, the centers of the P-type region 132 and the P-type region 102 in the thickness direction coincide with each other. The P-type region 132 formed at the center of the photoelectric conversion element 201 has a plane area projected on a plane corresponding to FIG. 11A smaller than that of the N-type region 103, and the width w2 of the P-type region 132 in FIG. The width is smaller than the width W2 of the N-type region 103.
[0028]
The method for manufacturing the photoelectric conversion element shown in FIG. ¹⁴ / Cm ³ A thermal oxide film having a thickness of 20 to 60 nm is formed on the surface of an N-type silicon substrate 101 having a phosphorus concentration, and a photoresist is opened in a region corresponding to the P-type region 102 by a photolithography technique, and 0.5 to 3 MeV , 0.5-5 × 10 ¹¹ / Cm ² Of boron is ion-implanted. However, the opening of the photoresist is determined in consideration of the spread of boron due to the subsequent heat treatment. After that, boron is diffused by a heat treatment at 900 to 1200 ° C. for 30 minutes to 2 hours to form the P-type region 102. Next, boron is ion-implanted into a region corresponding to the P-type region 132 by photolithography at the same energy as that of the P-type region 102 and at a dose of 0.25 to 0.8 times, at 900 to 980 ° C. for 30 minutes. The P-type region 132 is formed by heat treatment for about 2 hours. When forming the P-type region 132, boron ions may be implanted over the entire surface of the unit pixel. Boron ion-implanted into the P-type region 102 is diffused widely because of more heat treatment than the P-type region 132, and the P-type region 102 becomes thicker than the P-type region 132. P other than the above ⁺ Channel stopper 105, N-type region 103, P ⁺ The mold region 104, the N-type region 108, the P-type region 107, the transfer gate region 106, the light-shielding film 111, and the like are the same as those in the first embodiment, and a description thereof will be omitted.
[0029]
FIG. 8 shows an outline of the potential distribution along the line C1-C1 in FIG. 7 in the case where the impurity concentration of the P-type region 132 is fixed and its thickness is used as a parameter. However, the thickness in the thickness direction of the P-type region is changed so as to coincide with each other. Even when the same substrate voltage is applied to the N-type substrate, the potential of the VOD barrier is higher when the P-type region 132 is thinner S32 than when the P-type region 132 is thicker. Therefore, P ⁺ Assuming that there is no influence of the channel stopper 105 and the P-type region 107, the VOD barrier potential in the cross section along the line C2-C2 passing through the P-type region 102 is higher than the V1-barrier potential passing through the P-type region 132. It becomes lower than the VOD barrier potential in the cross section along the line C1. Furthermore, P ⁺ Because of the influence of the channel stopper 105 and the P-type region 107, the further reduction occurs. Therefore, for the same reason as described in the first embodiment, the potential bend near the VOD barrier where the potential is maximum is sharp. As in the first embodiment, P is applied to the VOD barrier at the center of the photoelectric conversion element 201. ⁺ This means that the influence of the channel stopper 105 and the P-type region 107 increases, and the inclination of the knee characteristic decreases. As a result of the experiment, it has been found that the inclination of the knee characteristic can be effectively reduced when the thickness of the P-type region 102 is set to be 1.1 to 3 times the thickness of the P-type region 132. If the thickness difference is larger than this, the VOD barrier is hardly changed by the substrate voltage and the substrate pull-out voltage rises sharply. However, in the range of the thickness difference of the P-type region, the substrate pull-out voltage slightly increases. However, the effect of reducing the slope of the knee characteristic was more advantageous.
[0030]
In the present embodiment, the centers of the P-type region 132 and the P-type region 102 in the thickness direction are made to coincide. Since the VOD barrier is formed substantially at the center of the thickness of the P-type region, when the thickness is changed while keeping the center of the thickness of the P-type region constant, as shown in FIG. Are almost the same. The essence of the present invention is that the potential of the VOD barrier formed in the P-type region is P ⁺ In order to receive the influence of the channel stopper 105 and the P-type region 107 more strongly, a low potential region is formed around the VOD barrier. Therefore, by matching the centers of the P-type region 132 and the P-type region 102 in the thickness direction, the effect can be maximized. Also, P ⁺ When the center in the thickness direction of the region 132 matches the center of the P-type region 102 in the thickness direction, the influence of process variations such as ion implantation on the knee characteristics and variations in the thickness of the surface oxide film can be reduced.
[0031]
Considering also the first embodiment, the POD for the VOD barrier ⁺ The degree of influence of the channel stopper 105 and the P-type region 107 is determined by the ratio of the impurity concentration and the thickness of the P-type region 132 to the P-type region 102. Therefore, P to the VOD barrier ⁺ In order to reduce the effects of the channel stopper 105 and the P-type region 107, the dose of boron ion implantation into the P-type regions 132 and 102, the heat treatment temperature, and the time are controlled in the manufacturing method of the third embodiment. . That is, in the third embodiment, the impurity concentration of the P-type region 132 is lower than that of the P-type region 102 depending on the relationship between the dose of the impurities in the P-type region 132 and the P-type region 102 and the heat treatment temperature and time. Although the concentration is considered to be the concentration, even when the impurity concentration of the P-type region 132 is formed to be equal to or higher than that of the P-type region 102, the thickness of the P-type region 132 is formed to be thinner than that of the P-type region 102. This makes it possible to reduce the inclination of the knee characteristic described above.
[0032]
As a form similar to the third embodiment of the present invention, boron is ion-implanted into the vertical CCD region at an energy of 200 KeV or less and then heat treated at 1200 ° C. for 5 to 10 hours to expand the boron region. Thus, a structure in which the boron regions are combined by a photoelectric conversion element has been adopted before. The boron region thus formed reaches the surface of the substrate and forms a P-type well. The depth of the P-type well immediately below the center of the photoelectric conversion element is smaller than the depth of the P-type well immediately below the area of the vertical CCD, and has a structure similar to that of FIG. However, this structure has a problem that since the P-type well is formed by thermal diffusion of boron, it is necessary to increase the diffusion distance of boron in order to form the VOD barrier deeply, and it is not possible to miniaturize. Conventionally, the VOD barrier depth of the photoelectric conversion element manufactured by this method is about 1 μm or less from the substrate surface, which is smaller than the VOD barrier depth (about 1 μm at 500 KeV, about 4 μm at 3 MeV) according to the embodiment of the present invention, and the sensitivity is high. Was low. The region where the VOD barrier is formed is between the depth of the P-type well and the depth of the N-type region of the photoelectric conversion element. However, since the N-type region is formed by thermal diffusion, this distance is long. The inclination of the knee characteristic was also large. In the present invention, since the P-type region is formed by high-energy ion implantation, the sensitivity is higher than in the related art. Since heat diffusion is not used, the present invention can be applied even if the photoelectric conversion element is miniaturized. Further, since the P-type region constituting the VOD barrier can be designed to be thin, the inclination of the knee characteristic can be made smaller than before.
[0033]
(Fourth embodiment)
FIG. 9 shows a fourth embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. In the fourth embodiment, the P-type region is not formed immediately below the central portion of the N-type region 103 of the photoelectric conversion element 201, and the P-type region 162 is formed other than that. The plane area of the region where the P-type region 162 is not formed, projected on the plane corresponding to FIG. 11A, is smaller than the N-type region. The method of manufacturing the CCD image sensor shown in FIG. 10 is the same as that of the first embodiment, such as forming the P-type region 162 by lithography technology and ion implantation technology.
[0034]
When the distance L between the P-type regions 162 is about 5 μm or less, the potential of the region immediately below the photoelectric conversion element 201 where the P-type is not formed is affected by the potential of the P-type region 162, and the impurity concentration is reduced there. It can be equivalent to having a low P-type region. This state corresponds to the case of the P-type region 122 having a low impurity concentration in FIG. P ⁺ Assuming that there is no influence of the channel stopper 105 and the P-type region 107, the VOD barrier potential in the cross section along the line D2-D2 passing through the P-type region 162 is larger than the V1-barrier potential passing through the center of the photoelectric conversion element. It becomes lower than the VOD barrier potential in the cross section along the line D1. Therefore, for the same reason as described in the first embodiment, the potential bend near the VOD barrier where the potential is maximum is sharp. As in the first embodiment, P is applied to the VOD barrier at the center of the photoelectric conversion element 201. ⁺ This means that the influence of the channel stopper 105 and the P-type region 107 increases, and the inclination of the knee characteristic decreases.
[0035]
Here, in the fourth embodiment, the region where the P-type region 162 is not formed is formed to have a smaller planar area than the N-type region 103, but may be equal. At present, the unit pixel size is miniaturized due to the increase in the number of pixels and the miniaturization, and the size of the photoelectric conversion element is about 5 μm or less. Therefore, even if the P-type region 162 is not formed over the entire photoelectric conversion element, the same effect as described above can be obtained.
[0036]
In the above description, the X1-X1 cross section of FIG. 11A is used, but the same applies to a direction orthogonal to the cross section. The reason is the same as the reason that the present invention described below can be applied to a MOS image sensor. Although the above description shows the case where the present invention is applied to a CCD image sensor in which a photoelectric conversion element and a vertical CCD are formed, a MOS image sensor in which readout wiring is formed instead of the vertical CCD or a single image sensor is used. The same can be applied to a photoelectric conversion element. Because the essence of the present invention is that the VOD barrier ⁺ This is because the purpose is to increase the effect of potential from a channel stopper or the like. Also, a case where the present invention is applied to a buried photoelectric conversion element is shown. ⁺ The same can be applied to a photoelectric conversion element in which a region is not formed. Also, the case where the transferred charges are electrons has been described. However, the same description can be applied to the case where the charges are holes, by replacing the N-type and P-type impurities and reversing the direction of the applied voltage.
[0037]
【The invention's effect】
As described above, according to the photoelectric conversion element of the present invention, the first barrier region provided immediately below the photoelectric conversion element has a lower impurity concentration and / or is formed thinner than the second barrier region. As a result, the influence of the element isolation region and the like on the VOD barrier increases, the potential distribution near the VOD barrier at the center of the photoelectric conversion element becomes steep, and the slope of the knee characteristic decreases. Further, by not forming a barrier region immediately below the photoelectric conversion element, a region where the barrier region is not formed becomes equivalent to a low-density or thin barrier region, and a VOD barrier at the center of the photoelectric conversion element is formed. In this case, the influence of the element isolation region is increased, and the inclination of the knee characteristic is reduced. Thus, when the photoelectric conversion device of the present invention is applied to a solid-state imaging device such as a CCD image sensor, it is possible to reduce the inclination of the knee characteristic and expand the dynamic range.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a unit pixel according to a first embodiment of the photoelectric conversion element of the present invention.
FIG. 2 is a schematic potential distribution diagram of the cross section shown in FIG.
3 is a diagram showing an outline of a potential distribution along a line A3-A3 in FIG. 2 in comparison with a conventional example.
FIG. 4 schematically shows a potential distribution along a line A4-A4 in FIG. 2 using the impurity concentration of a P-type region 122 as a parameter.
FIG. 5 is a schematic sectional view of a unit pixel according to a second embodiment of the present invention.
6 schematically shows a potential distribution along the line B1-B1 in FIG. 5 when the impurity concentration of the P-type region 102 is used as a parameter.
FIG. 7 is a schematic sectional view of a unit pixel according to a third embodiment of the present invention.
8 schematically shows a potential distribution along the line C1-C1 in FIG. 7 in a case where the impurity concentration of the P-type region 132 is constant and its thickness is used as a parameter.
FIG. 9 is a schematic sectional view of a unit pixel according to a fourth embodiment of the present invention.
FIG. 10 is a schematic plan view of a conventional solid-state imaging device.
11A is a schematic plan view of a unit pixel of a conventional solid-state imaging device, and FIG. 11B is a schematic diagram of a cross section taken along line X1-X1.
FIG. 12 is a schematic potential distribution diagram of the cross section shown in FIG. 11 (b).
13 is a schematic diagram of a potential distribution along lines X2-X2 and X3-X3 in FIG.
14 is a schematic diagram of a potential distribution along line X4-X4 in FIG.
FIG. 15 is a diagram illustrating the relationship between the amount of signal charge and the amount of signal charge in a photoelectric conversion element having a vertical overflow drain structure on a logarithmic scale.
[Explanation of symbols]
101,301 N-type silicon substrate
102,302 P-type region
103,303 N-type region
104,304 P ⁺ region,
105,305 P + channel stopper
106,306 transfer gate area,
107,307 P-type region
108,308 N-type region,
109,309 Gate insulating film
110, 310 gate electrode,
111, 311 light shielding film
112, 312 interlayer insulating film,
122, 132, 142, 162 P-type region
201 photoelectric conversion element
202 vertical CCD
203 transfer gate
204 horizontal CCD
205 amplifier
206 P ⁺ Channel stopper

Claims

光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換した電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、第２導電型からなる第１のバリア領域と、第２導電型からなる第２のバリア領域が埋設状態に設けられ、前記第１のバリア領域および前記第２のバリア領域上に前記電荷蓄積領域及び、少なくとも第２導電型からなるグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記第１のバリア領域は前記電荷蓄積領域の直下に形成され、前記第１のバリア領域と前記第１導電型の電荷蓄積領域の間には、前記第１導電型半導体基板の層が保持され、前記第２のバリア領域は前記第１のバリア領域以外に形成され、前記第１のバリア領域が前記電荷蓄積領域と平面積が等しく、あるいは前記電荷蓄積領域よりも平面積が小さく、かつ前記第１のバリア領域が前記第２のバリア領域よりも不純物濃度が低い、及び／又は前記第１のバリア領域が前記第２のバリア領域よりも薄いことを特徴とする光電変換素子。A vertical overflow drain type photoelectric conversion element for sweeping excess charge generated by a photoelectric conversion element to a semiconductor substrate, wherein a charge accumulation region of a first conductivity type for accumulating photoelectrically converted charges in a first conductivity type semiconductor substrate. Wherein a first barrier region of a second conductivity type and a second barrier region of a second conductivity type are provided in a buried state, and the first barrier region is formed on the first barrier region and the second barrier region. A charge storage region and at least a device isolation region fixed to a ground potential of the second conductivity type are formed so as to surround the charge storage region, and the first barrier region is formed immediately below the charge storage region. the the first between the barrier region and the charge accumulation region of the first conductivity type, said layer of the first conductivity type semiconductor substrate is held, the second barrier region is the first barrier region following And the first barrier region has the same plane area as the charge storage region, or has a smaller plane area than the charge storage region, and the first barrier region has an impurity higher than that of the second barrier region. A photoelectric conversion element, wherein the concentration is low and / or the first barrier region is thinner than the second barrier region.

前記第１のバリア領域と前記第２のバリア領域が、厚さ方向の中心が一致して形成されていることを特徴とする請求項１記載の光電変換素子。2. The photoelectric conversion element according to claim 1, wherein the first barrier region and the second barrier region are formed so that centers in a thickness direction are coincident with each other. 3.

前記第１のバリア領域と前記第２のバリア領域が、平面的に連続して形成されていることを特徴とする請求項１または２記載の光電変換素子。The photoelectric conversion element according to claim 1, wherein the first barrier region and the second barrier region are formed continuously in a plane.

前記第２のバリア領域が、前記第１のバリア領域よりも１．１〜３倍不純物濃度が高いことを特徴とする請求項１ないし３のいずれか記載の光電変換素子。4. The photoelectric conversion element according to claim 1, wherein the second barrier region has an impurity concentration that is 1.1 to 3 times higher than that of the first barrier region. 5.

前記第２のバリア領域が、前記第１のバリア領域よりも１．１〜３倍厚いことを特徴とする請求項１ないし４のいずれか記載の光電変換素子。The photoelectric conversion element according to claim 1, wherein the second barrier region is 1.1 to 3 times thicker than the first barrier region.

グラウンドに接地された前記素子分離領域および前記第２のバリア領域からの電位の影響により、前記第１のバリア領域は前記第２のバリア領域よりも、前記電荷蓄積領域に対する電気的な障壁が小さく、前記余剰電荷が前記半導体基板に流れる請求項１ないし５のいずれかに記載の光電変換素子。Due to the influence of the potential from the element isolation region and the second barrier region grounded, the first barrier region has a smaller electrical barrier to the charge storage region than the second barrier region. 6. The photoelectric conversion element according to claim 1, wherein said excess charge flows to said semiconductor substrate.