JP2000174614A - High speed counter circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高速回路回路に関
し、特に、Ｄ形フリップ・フロップを用い、フリップ・
フロップの遅延時間を最小としたカウンタ回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed circuit, and more particularly to a high-speed circuit using a D-type flip-flop.
The present invention relates to a counter circuit that minimizes a flop delay time.
【０００２】[0002]
【従来の技術】近年のデジタル回路設計は、ＦＰＬＡ
（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ
ａｒｒａｙ）やＰＬＤ（ｐｒｏｇｒａｍｍａｂｌｅ ｌ
ｏｇｉｃｄｅｖｉｃｅ）といったプログラマブルなロジ
ックデバイスを用いて論理回路を構成することが多い。
これらのデバイスを用いて設計する際、いかに伝搬遅延
時間を少なくするかが設計上における重要課題となって
いる。特に、フリップ・フロップによるカウンタは現在
のデジタル回路設計において必要不可欠な設計手法であ
るが、フリップ・フロップの遅延時間がカウンタの精度
を低下させることが多々ある。2. Description of the Related Art In recent years, digital circuit design is based on FPLA.
(Field programmable gate
array) or PLD (programmable l)
In many cases, a logic circuit is configured using a programmable logic device such as an audio device.
When designing using these devices, how to reduce the propagation delay time is an important design issue. In particular, a flip-flop counter is an indispensable design technique in the current digital circuit design, but the delay time of the flip-flop often lowers the accuracy of the counter.
【０００３】図３はこのフリップ・フロップによる従来
のカウンタ回路で、Ｄ形フリップ・フロップ（以下、Ｄ
フリップ・フロップと称す）を使用した場合である。FIG. 3 shows a conventional counter circuit using this flip-flop, which is a D-type flip-flop (hereinafter referred to as D-type flip-flop).
(Referred to as a flip-flop).
【０００４】図３はＤフリップ・フロップを縦続接続し
てなる２進４桁、即ち、１６進のカウンタ回路で、各Ｄ
フリップ・フロップは夫々入力端子Ｄと、出力端子Ｑが
接続され、下の桁から第１段目のフリップ・フロップを
ＤＦＦ1，第２段目のフリップ・フロップをＤＦＦ2，第
３段目のフリップ・フロップをＤＦＦ3，第４段目のフ
リップ・フロップをＤＦＦ4とし、ＤＦＦ1のクロック入
力端子ＣＫにクロック信号ＣＬＫを入力し、ＤＦＦ1の
出力反転端子Ｑ-からの出力信号をＤＦＦ2のクロック入
力端子ＣＫに入力し、順次下段の出力反転端子Ｑ-と次
の上段のクロック入力端子ＣＫに入力するようになし、
各ＤＦＦ1〜ＤＦＦ4は、クロック入力端子ＣＫに加わる
波形の正の立ち上がりで動作するようになっている。FIG. 3 shows a binary 4-digit, ie, hexadecimal, counter circuit formed by cascading D flip-flops.
The input terminal D and the output terminal Q are connected to the flip-flop, respectively. The first flip-flop from the lower digit is DFF 1 , the second flip-flop is DFF 2 , and the third flip-flop is the flip-flop DFF 3, the flip-flop of the fourth stage as the DFF 4, receives a clock signal CLK to the DFF 1 clock input terminal CK, an output inverting terminal Q of the DFF 1 - DFF output signal from the 2 the input to the clock input terminal CK, sequentially lower output inversion terminal Q - and without to enter the next upper clock input terminal CK,
Each of the DFF 1 to DFF 4 operates at the positive rise of the waveform applied to the clock input terminal CK.
【０００５】そして、各ＤＦＦ1〜ＤＦＦ4の出力端子Ｑ
から出力信号Ｑ１〜Ｑ４が出力し、計数部に送られ、表
１のように１６進のカウンタで計測される。The output terminals Q of each of the DFF 1 to DFF 4
Output signals Q1 to Q4 are output to the counter, and are counted by a hexadecimal counter as shown in Table 1.
【０００６】なお、各ＤＦＦ1〜ＤＦＦ4のリセット端子
Ｒには、共通のリセット信号ＲＳＴが加えられ、計数を
開始する前に全てのＤフリップ・フロップをリセット状
態にする。[0006] A common reset signal RST is applied to the reset terminal R of each of the DFF 1 to DFF 4 to reset all the D flip-flops before starting counting.
【０００７】[0007]
【表１】 [Table 1]
【０００８】図４に上記のカウンタ回路の動作を説明す
るためのタイムチャートを示す。FIG. 4 is a time chart for explaining the operation of the above counter circuit.
【０００９】同図においてＣＬＫはクロック信号で、こ
のクロック信号ＣＬＫが第１段目のＤフリップ・フロッ
プＤＦＦ1の入力端子ＣＫに入力される。このクロック
信号ＣＬＫが入力されると、２分周した波形の出力信号
Ｑ１が出力端子Ｑから出力され、同時に反転した信号が
出力反転端子Ｑ-から第２段目のＤフリップ・フロップ
ＤＦＦ2の入力端子ＣＫに入力される。[0009] CLK in the figure by the clock signal, the clock signal CLK is input to the first stage D-input terminal CK of the flip-flop DFF 1. When the clock signal CLK is input, the output signal Q1 of the half frequency waveform is output from the output terminal Q, the inverted signal is output inverted terminal Q at the same time - from the second-stage D flip-flop DFF 2 Input to the input terminal CK.
【００１０】このとき、第２段目のＤフリップ・フロッ
プＤＦＦ2の入力端子ＣＫには、ＤＦＦ1に入力されるク
ロック信号ＣＬＫより、ＤＦＦ1の伝搬遅れｄ１分だけ
遅れて入力される。At this time, the clock signal CLK input to DFF 1 is input to the input terminal CK of the second-stage D flip-flop DFF 2 with a delay of the propagation delay d 1 of DFF 1 .
【００１１】そして、ＤＦＦ2の出力端子Ｑからの出力
信号Ｑ２はクロック信号ＣＬＫよりＤＦＦ1とＤＦＦ2の
伝搬遅延（ｄ１＋ｄ２）を含んで出力される。[0011] Then, the output signal Q2 from the output terminal Q of the DFF 2 is output includes DFF 1 and the propagation delay of the DFF 2 a (d1 + d2) from the clock signal CLK.
【００１２】同様にＤＦＦ3の出力信号Ｑ３は、ＤＦ
Ｆ1，ＤＦＦ2，ＤＦＦ3の伝搬遅延（ｄ１＋ｄ２＋ｄ
３）分遅れて出力され、更に、ＤＦＦ4の出力信号Ｑ４
は、ＤＦＦ1〜ＤＦＦ4の伝搬遅延（ｄ１＋ｄ２＋ｄ３＋
ｄ４）分遅れて出力される。従って、この回路構成で
は、大きいカウンタを構成すると伝搬遅延によって誤動
作をもたらす恐れがある。Similarly, the output signal Q3 of the DFF 3 is
Propagation delay of F 1 , DFF 2 , DFF 3 (d1 + d2 + d
3) The output signal Q4 of the DFF 4 is output with a delay of minutes.
Is the propagation delay of DFF 1 to DFF 4 (d1 + d2 + d3 +
d4) Output is delayed by a minute. Therefore, in this circuit configuration, if a large counter is formed, a malfunction may occur due to a propagation delay.
【００１３】[0013]
【発明が解決しようとする課題】以上のようにカウンタ
回路は、Ｄフリップ・フロップを用いて設計されること
が多いが、各Ｄフリップ・フロップには伝搬遅延時間が
あり、動作速度は段数とこの遅延時間により定まり、Ｄ
フリップ・フロップを何段も続けた設計をすると、遅延
の影響でカウンタ自身に大きな遅延をもたらし高速に限
界があるとともに誤動作する恐れがある。As described above, the counter circuit is often designed using D flip-flops. However, each D flip-flop has a propagation delay time, and the operating speed depends on the number of stages. Determined by this delay time, D
If the flip-flop is designed to continue for many stages, the delay may cause a large delay in the counter itself, thereby limiting the high speed and possibly causing a malfunction.
【００１４】このような従来技術の有する課題に鑑み本
発明は、伝搬遅延時間を最小とし、かつ、誤動作を防止
する高速カウンタを提供することを目的とする。SUMMARY OF THE INVENTION In view of the above problems of the prior art, it is an object of the present invention to provide a high-speed counter that minimizes a propagation delay time and prevents malfunction.
【００１５】[0015]
【課題を解決するための手段】本発明において上記の課
題を解決するための手段は、Ｄフリップ・フロップを複
数段縦続接続してなる高速カウンタ回路において、前記
各Ｄフリップ・フロップは、出力反転端子Ｑ-と入力端
子Ｄを夫々接続し、且つ各リセット端子Ｒには、同時に
リセット信号が入力するように共通のリセット信号線に
接続し、各出力端子Ｑから出力信号を取り出すようにす
るとともに、１段目のＤフリップ・フロップを除く後段
の各Ｄフリップ・フロップのクロック入力端子ＣＫに夫
々アンド回路を設け、夫々アンド回路の入力側にはクロ
ック信号と前段のＤフロップ・フリップの全出力信号を
入力するようになし、且つ第１段目のフリップ・フロッ
プのクロック入力端子ＣＫにクロック信号を入力するよ
うにする。According to the present invention, there is provided a high-speed counter circuit comprising a plurality of cascade-connected D flip-flops, wherein each of the D flip-flops has an output inversion. The terminal Q - is connected to the input terminal D, and each reset terminal R is connected to a common reset signal line so that a reset signal is input at the same time, and an output signal is taken out from each output terminal Q. An AND circuit is provided at each clock input terminal CK of each of the subsequent D flip-flops excluding the first stage D flip-flop, and a clock signal and all outputs of the preceding D flip-flop are provided on the input side of each AND circuit. A signal is input, and a clock signal is input to the clock input terminal CK of the first flip-flop.
【００１６】このように構成することで、Ｄフリップ・
フロップを何段縦続接続しても、１段の伝搬遅延時間の
みとなり、使用段数の累積遅延時間となることはない。With this configuration, the D flip
No matter how many cascades of flops are connected, only one propagation delay time is provided, and there is no cumulative delay time of the number of stages used.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態を図面
によって説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１８】図１は本発明の実施の形態の回路図、図２
は、図１の動作を説明するためのタイムチャートを示
す。FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG.
Shows a time chart for explaining the operation of FIG.
【００１９】なお、図１において図３と同一部分、又は
相当部分にはこれと同じ符号を付して詳細な説明を省略
する。In FIG. 1, the same or corresponding parts as those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００２０】しかして、図１は、図３と同様にＤフリッ
プ・フロップからなる２進，４桁、即ち、１６進のカウ
ンタ回路である。FIG. 1 shows a binary, 4-digit, ie, hexadecimal, counter circuit composed of D flip-flops as in FIG.
【００２１】下の桁から第１段目のＤフリップ・フロッ
プをＤＦＦ1，第２段目のＤフリップ・フロップをＤＦ
Ｆ2，第３段目のＤフリップ・フロップをＤＦＦ3，第４
段目のＤフリップ・フロップをＤＦＦ4とし、これらの
各ＤＦＦ1〜ＤＦＦ2は縦続接続され、各出力端子Ｑから
出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４が夫々出力される。From the lower digit, the first-stage D flip-flop is DFF 1 , and the second-stage D flip-flop is DF
F 2 , the third D flip-flop is DFF 3 ,
The D flip-flop of the stage is DFF 4 , these DFF 1 to DFF 2 are cascaded, and output signals Q 1, Q 2, Q 3, Q 4 are output from the respective output terminals Q.
【００２２】そして、各Ｄフリップ・フロップＤＦＦ1
〜ＤＦＦ4は、出力反転端子Ｑ-と入力端子Ｄとが夫々接
続され、且つ各リセット端子Ｒには、同時にリセット信
号ＲＳＴが入力されるようにリセット信号線ＲＳＴ−Ｓ
に接続される。Then, each D flip-flop DFF 1
～DFF 4, the output inverting terminal Q - an input terminal D Togaotto s connected, and to each reset terminal R, the reset signal line RST-S as the reset signal RST is simultaneously input
Connected to.
【００２３】また、１段目のＤフリップ・フロップＤＦ
Ｆ1を除く後段のＤフリップ・フロップＤＦＦ2〜ＤＦＦ
4のクロック入力端子ＣＫにはアンド回路ＡＮＤ2，ＡＮ
Ｄ3，ＡＮＤ4が夫々設けられている。これら各アンド回
路ＡＮＤ2〜ＡＮＤ4の入力側には、クロック信号ＣＬＫ
と前段のＤフリップ・フロップの全出力信号が入力され
る。即ち、ＤＦＦ2にはＤＦＦ1の出力信号Ｑ１が、ＤＦ
Ｆ3にはＤＦＦ1の出力信号Ｑ１とＤＦＦ2の出力信号Ｑ2
が、また、ＤＦＦ4には、Ｑ１とＱ２とＱ３の出力信号
が入力され、各アンド回路は、複数の入力のアンド条件
が成立したときクロック入力端子ＣＫに信号が入力され
る。The first stage D flip-flop DF
Subsequent D flip-flops DFF 2 to DFF excluding F 1
4 clock input terminals CK are connected to AND circuits AND 2 , AN
D 3 and AND 4 are provided respectively. A clock signal CLK is applied to the input side of each of these AND circuits AND 2 to AND 4.
And all output signals of the preceding D flip-flop are input. That is, the output signal Q1 of the DFF 1 is output to the DFF 2 by the DF
The output signal of the DFF 1 to F 3 Q1 and DFF 2 output signal Q 2
However, the output signals of Q1, Q2, and Q3 are input to the DFF 4 , and each AND circuit inputs a signal to the clock input terminal CK when a plurality of AND conditions are satisfied.
【００２４】また、第１段目のＤフリップ・フロップＤ
ＦＦ1のクロック入力端子ＣＫにはクロック信号ＣＬＫ
を入力する。The first stage D flip-flop D
A clock signal CLK is applied to a clock input terminal CK of the FF 1.
Enter
【００２５】次に、動作を図２のタイムチャートによっ
て説明する。Next, the operation will be described with reference to the time chart of FIG.
【００２６】今、第１段目のＤフリップ・フロップＤＦ
Ｆ1のクロック入力端子ＣＫに図の最上段のクロック信
号ＣＬＫが入力されると、２分周した波形の出力信号Ｑ
１が出力端子Ｑから出力される。このとき、アンド回路
ＡＮＤ1には、クロック信号ＣＬＫよりＤＦＦ1の伝搬遅
れｄ１だけ遅れて出力される。Now, the first stage D flip-flop DF
When top of the clock signal CLK in the figure is input to the clock input terminal CK of the F 1, the output signal Q of the divide-by-two waveforms
1 is output from the output terminal Q. At this time, the AND circuit the AND 1, is output with a delay of propagation delay d1 of DFF 1 from the clock signal CLK.
【００２７】第２段目のＤフリップ・フロップＤＦＦ2
のクロック入力端子ＣＫには、この出力信号Ｑ１とクロ
ック信号ＣＬＫとが入力され、そのアンド条件が成立し
たとき信号ＣＫ2が入力される。従って、第２段目のＤ
フリップ・フロップＤＦＦ2の出力信号Ｑ２は、第２段
目のＤフリップ・フロップＤＦＦ2の伝搬遅れｄ２のみ
遅れて出力される。The second stage D flip flop DFF 2
The clock input terminal CK, and the output signal Q1 and the clock signal CLK is inputted, the AND condition is input signal CK 2 when satisfied. Therefore, the second stage D
Output signal Q2 of the flip-flop DFF 2 is outputted with a delay of only propagation delay d2 of the D flip-flop DFF 2 of the second stage.
【００２８】同様に第３段目および第４段目のＤフリッ
プ・フロップＤＦＦ3およびＤＦＦ4の出力信号Ｑ３およ
びＱ４の場合も、各自の伝搬遅れｄ３およびｄ４のみの
遅れとなる。[0028] Similarly, when the output signals Q3 and Q4 of the third stage and fourth stage D flip-flop DFF 3 and DFF 4, a delay of only their propagation delay d3 and d4.
【００２９】従って、従来のように、各Ｄフリップ・フ
ロップの伝搬遅延時間の累積がないカウンタ回路が得ら
れる。Therefore, a counter circuit having no accumulation of the propagation delay time of each D flip-flop can be obtained as in the prior art.
【００３０】[0030]
【発明の効果】以上のように本発明は、Ｄフリップ・フ
ロップの１段分の伝搬遅延で作することができるので、
伝搬遅延時間の少ないカウンタ回路が実現できる。As described above, the present invention can be made with the propagation delay of one stage of the D flip-flop.
A counter circuit with a small propagation delay time can be realized.
【００３１】また、伝搬遅延時間の累積が無いので、使
用段数に制限されることがなく、しかも、伝搬遅延時間
に起因する誤動作を防止することができる。Further, since there is no accumulation of the propagation delay time, there is no limitation on the number of stages to be used, and a malfunction due to the propagation delay time can be prevented.
【図１】本発明の実施の形態の回路図。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】本発明の動作説明のためのタイムチャート。FIG. 2 is a time chart for explaining the operation of the present invention.
【図３】従来のカウンタ回路の回路図。FIG. 3 is a circuit diagram of a conventional counter circuit.
【図４】従来のカウンタ回路の動作説明のためのタイム
チャート。FIG. 4 is a time chart for explaining the operation of a conventional counter circuit.
【符号の説明】 ＤＦＦ1〜ＤＦＦ4…Ｄフリップ・フロップ Ｑ１〜Ｑ４…出力信号 ＣＬＫ…クロック信号 ＲＳＴ…リセット信号[Description of Signs] DFF 1 to DFF 4 ... D flip-flop Q 1 to Q 4 ... Output signal CLK... Clock signal RST.
Claims (1)
してなる高速カウンタ回路において、 前記各Ｄフリップ・フロップは、出力反転端子Ｑ-と入
力端子Ｄを夫々接続し、且つ各リセット端子Ｒには、同
時にリセット信号が入力するように共通のリセット信号
線に接続し、各出力端子Ｑから出力信号を取り出すよう
にするとともに、１段目のＤフリップ・フロップを除く
後段の各Ｄフリップ・フロップのクロック入力端子ＣＫ
に夫々アンド回路を設け、夫々アンド回路の入力側には
クロック信号と前段のＤフリップ・フロップの全出力信
号を入力するようになし、且つ第１段目のフリップ・フ
ロップのクロック入力端子ＣＫにクロック信号を入力す
るようにしたことを特徴とする高速カウンタ回路。1. A high-speed counter circuit for a D flip-flop formed by a plurality of stages connected in cascade, each D flip-flop, the output inverting terminal Q - an input terminal D respectively connected, and to each reset terminal R Are connected to a common reset signal line so that a reset signal is input at the same time, an output signal is taken out from each output terminal Q, and each D flip-flop in the subsequent stage except for the D flip-flop in the first stage Clock input terminal CK
And a clock signal and all the output signals of the preceding D flip-flop are input to the input side of the AND circuit, respectively, and are connected to the clock input terminal CK of the first flip-flop. A high-speed counter circuit to which a clock signal is input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349226A JP2000174614A (en) | 1998-12-09 | 1998-12-09 | High speed counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10349226A JP2000174614A (en) | 1998-12-09 | 1998-12-09 | High speed counter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174614A true JP2000174614A (en) | 2000-06-23 |
Family
ID=18402340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349226A Pending JP2000174614A (en) | 1998-12-09 | 1998-12-09 | High speed counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174614A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030032180A (en) * | 2001-10-16 | 2003-04-26 | 삼성전자주식회사 | Counter for improving counting speed |
| US7289591B2 (en) * | 2004-12-06 | 2007-10-30 | Hynix Semiconductor Inc. | Counter circuit for controlling off-chip driver |
| CN110120810A (en) * | 2018-02-06 | 2019-08-13 | 长沙泰科阳微电子有限公司 | A kind of coincidence counter |
-
1998
- 1998-12-09 JP JP10349226A patent/JP2000174614A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030032180A (en) * | 2001-10-16 | 2003-04-26 | 삼성전자주식회사 | Counter for improving counting speed |
| US7289591B2 (en) * | 2004-12-06 | 2007-10-30 | Hynix Semiconductor Inc. | Counter circuit for controlling off-chip driver |
| CN110120810A (en) * | 2018-02-06 | 2019-08-13 | 长沙泰科阳微电子有限公司 | A kind of coincidence counter |
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