JPH0494135A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH0494135A JPH0494135A JP21196890A JP21196890A JPH0494135A JP H0494135 A JPH0494135 A JP H0494135A JP 21196890 A JP21196890 A JP 21196890A JP 21196890 A JP21196890 A JP 21196890A JP H0494135 A JPH0494135 A JP H0494135A
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- Japan
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- photoresist
- ohmic
- bonding
- electrode
- effect transistor
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- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 10
- 239000002184 metal Substances 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 15
- 238000002161 passivation Methods 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 2
- 229910000990 Ni alloy Inorganic materials 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000008188 pellet Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000691 Re alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果型トランジスタに関し、特に電界効
果型トランジスタのオーミック電極形成部上の絶縁膜形
成構造に関する。
果型トランジスタのオーミック電極形成部上の絶縁膜形
成構造に関する。
従来の電界効果型トランジスタにおいては、第５図に示
すように、オーミック電極形成部上の絶縁膜は、電極金
属上に連続して形成されていた。
すように、オーミック電極形成部上の絶縁膜は、電極金
属上に連続して形成されていた。
この絶縁膜は、電界効果型トランジスタを製品として組
立てる際、または、製品として使用中に、オーミック電
極間に金属の異物が付着することによって発生するショ
ートを防止するためのものである。
立てる際、または、製品として使用中に、オーミック電
極間に金属の異物が付着することによって発生するショ
ートを防止するためのものである。
この、従来の電界効果型トランジスタは、組立工程中に
オーミック電極を溶融する温度履歴を通る場合に、オー
ミック形成部が再合金化する際に発生するストレスをデ
バイス外部へ放出することができずに、電界効果型トラ
ンジスタの最重要部である、ゲート電極下のチャンネル
層にストレスを与えるため、電気的特性が変化してしま
うという問題を有している。
オーミック電極を溶融する温度履歴を通る場合に、オー
ミック形成部が再合金化する際に発生するストレスをデ
バイス外部へ放出することができずに、電界効果型トラ
ンジスタの最重要部である、ゲート電極下のチャンネル
層にストレスを与えるため、電気的特性が変化してしま
うという問題を有している。
本発明の目的は、デバイスの組立工程中に、オーミック
形成部が溶融することがあっても、ゲート下のチャンネ
ル層にストレスがかかるのを防止でき、電気的特性の変
化を防ぐことができる電界効果型トランジスタを提供す
ることにある。
形成部が溶融することがあっても、ゲート下のチャンネ
ル層にストレスがかかるのを防止でき、電気的特性の変
化を防ぐことができる電界効果型トランジスタを提供す
ることにある。
本発明の電界効果型トランジスタは、オーミック電極形
成部上の絶縁膜を、ボンデイングバ１．ドとの電気的接
続をとるなめにオーミック接合形成金属上に積層させた
金属上に直接被着せずに、空間を設けて、屋根状に形成
するという構造を有している。
成部上の絶縁膜を、ボンデイングバ１．ドとの電気的接
続をとるなめにオーミック接合形成金属上に積層させた
金属上に直接被着せずに、空間を設けて、屋根状に形成
するという構造を有している。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例の半導体装置ベレットの縦断面図で
あり、第２図、第３図は第１図に示す半導体ベレットの
主要工程の縦断面図である。
は本発明の一実施例の半導体装置ベレットの縦断面図で
あり、第２図、第３図は第１図に示す半導体ベレットの
主要工程の縦断面図である。
まず、ＧａＡｓ基板ユ上にＡｕＧｅ−Ｎｉ７０４層２を
形成し、これによりオーミック接触を得る。ゲート電極
５を形成したのち、パッシベーションＷ１４を被着した
後、オーミック部をフォトリングラフィにより開口し、
パッシベーション膜４をエツチングする。パッシベーシ
ョン膜とじては、下層のＳｉＣ２，上層にＳｊＮを１５
００Ａずつ成長させる。次に、ボンディング電極３を形
成する。ボンディング電極に用いる金属はＴｌＰｔ、Ａ
ｕの順にスパッタリングを行なってからフォトリングラ
フィにより、フォトレジストをマスクとしてイオンミリ
ングで形成する。ここで、フォトレジスト７を８０００
Ａの厚さに塗布し、フォトリングラフィによってオーミ
ック電極部、ゲート電極部上のみに、フォトレジストを
残す。
形成し、これによりオーミック接触を得る。ゲート電極
５を形成したのち、パッシベーションＷ１４を被着した
後、オーミック部をフォトリングラフィにより開口し、
パッシベーション膜４をエツチングする。パッシベーシ
ョン膜とじては、下層のＳｉＣ２，上層にＳｊＮを１５
００Ａずつ成長させる。次に、ボンディング電極３を形
成する。ボンディング電極に用いる金属はＴｌＰｔ、Ａ
ｕの順にスパッタリングを行なってからフォトリングラ
フィにより、フォトレジストをマスクとしてイオンミリ
ングで形成する。ここで、フォトレジスト７を８０００
Ａの厚さに塗布し、フォトリングラフィによってオーミ
ック電極部、ゲート電極部上のみに、フォトレジストを
残す。
この後、１５０−１６０℃のベータを行なってレジスト
の肩にテーパーをつける。続いて、スパッタにより５ｉ
Ｎ６を全面に被着させる。この段階の縦断面図が第２図
である。
の肩にテーパーをつける。続いて、スパッタにより５ｉ
Ｎ６を全面に被着させる。この段階の縦断面図が第２図
である。
第２図の状態から、フォトレジスト８を全面に塗布した
後、フォトリソグラフィにより、ボンディングパッド部
と、５ｉＮ６のテーパ一部９を開口し、ドライエッチに
よって５ｉＮ６をエツチングする。この段階を示す縦断
面図が第３図である。なお、５ｉＮ６のテーパ一部９は
、ＳｉＮの屋根の橋脚を得るためと、フォトレジストア
を除去するために開口する。
後、フォトリソグラフィにより、ボンディングパッド部
と、５ｉＮ６のテーパ一部９を開口し、ドライエッチに
よって５ｉＮ６をエツチングする。この段階を示す縦断
面図が第３図である。なお、５ｉＮ６のテーパ一部９は
、ＳｉＮの屋根の橋脚を得るためと、フォトレジストア
を除去するために開口する。
続いて、０２アラズマや有機洗浄によって７オトレジス
トアとフォトレジスト８を除去すると、第１図の構造と
なる。第４図は、本発明の実施例の基板への実装状態を
示す側面図である。半導体装置チップ１０を、基板１１
に、フリップチップ方式てツルター１２で実装する際、
ソルダー１２のはみ出し等で、他電極間にソルダーが付
着するのを、５ｉＮ６の壁をつくることで防止できる。
トアとフォトレジスト８を除去すると、第１図の構造と
なる。第４図は、本発明の実施例の基板への実装状態を
示す側面図である。半導体装置チップ１０を、基板１１
に、フリップチップ方式てツルター１２で実装する際、
ソルダー１２のはみ出し等で、他電極間にソルダーが付
着するのを、５ｉＮ６の壁をつくることで防止できる。
以上説明したように本発明は、オーミック電極形成部上
に、連続的に絶縁膜を形成せず、空間を形成しているこ
とにより、デバイスの組立工程中に、オーミック形成部
が溶融することがあっても、ゲート下のチャンネル層に
ストレスがかかるのを防止でき、電気的特性の変化を防
ぐことができるという効果を有する。
に、連続的に絶縁膜を形成せず、空間を形成しているこ
とにより、デバイスの組立工程中に、オーミック形成部
が溶融することがあっても、ゲート下のチャンネル層に
ストレスがかかるのを防止でき、電気的特性の変化を防
ぐことができるという効果を有する。
第１図は本発明の一実施例の縦断面図、第２図、第３図
は本発明の一実Ｍρ１の製造方法を説明するため工程順
に示した半導体装置チップの縦断面図、第４図は本発明
の一実施例の基板への実装状態を示す側面図、第５図は
従来の電界効果型トランジスタの一例の縦断面図である
。
は本発明の一実Ｍρ１の製造方法を説明するため工程順
に示した半導体装置チップの縦断面図、第４図は本発明
の一実施例の基板への実装状態を示す側面図、第５図は
従来の電界効果型トランジスタの一例の縦断面図である
。
１−−− Ｇ ａ Ａ’ ｓ基板、２−ＡｕＧｅ−Ｎｉ
合金層、３・・・ボンディング電極金属、４・・・パッ
シベーション膜、５・・・ゲート電極、６・・・ＳｉＮ
、７・・・フォトレジスト、８・・フォトレジスト、９
・・・５ｉＮ６のテーパ一部、１０・・・半導体装置ベ
レット、１１・・・基板、１２・・・ソルダー
合金層、３・・・ボンディング電極金属、４・・・パッ
シベーション膜、５・・・ゲート電極、６・・・ＳｉＮ
、７・・・フォトレジスト、８・・フォトレジスト、９
・・・５ｉＮ６のテーパ一部、１０・・・半導体装置ベ
レット、１１・・・基板、１２・・・ソルダー
Claims (1)
- オーミック接合形成金属上に積層されボンディングパ
ッドと電気的に接続されたボンディング電極金属のオー
ミック電極形成部上を覆う絶縁膜が前記ボンディング電
極金属との間に空間を設けて形成されていることを特徴
とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21196890A JPH0494135A (ja) | 1990-08-10 | 1990-08-10 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21196890A JPH0494135A (ja) | 1990-08-10 | 1990-08-10 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494135A true JPH0494135A (ja) | 1992-03-26 |
Family
ID=16614695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21196890A Pending JPH0494135A (ja) | 1990-08-10 | 1990-08-10 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267348A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009267347A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-08-10 JP JP21196890A patent/JPH0494135A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267348A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009267347A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4691152B2 (ja) * | 2008-03-31 | 2011-06-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7977166B2 (en) | 2008-03-31 | 2011-07-12 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the semiconductor device |
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