JPH0233929A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0233929A JPH0233929A JP63184103A JP18410388A JPH0233929A JP H0233929 A JPH0233929 A JP H0233929A JP 63184103 A JP63184103 A JP 63184103A JP 18410388 A JP18410388 A JP 18410388A JP H0233929 A JPH0233929 A JP H0233929A
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 92
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に金属バンプを有する半
導体装置に関する。
導体装置に関する。
従来、外部接続用電極として半導体装置に形成される金
属バンプは、第３図に示すように、銅等の金属バンプ３
６の表面に外部リード線との密着性を良くするための金
等の金属層３７を形成した構造となっている。即ち、第
３図の構造の金属バンプは、半導体基板３１上に形成し
た絶縁膜３２をアルミニウム電極３３上で開口してパッ
ド電極を構成し、この上に第１．第２の各金属膜３４゜
３５を形成する。そして、この上にフォトレジスト等を
付着した上で、アルミニウム電極３３よりも大きな開口
を開設し、ここにメツキ法により銅等の金属を選択的に
形成して金属バンプ３６を形成する。また、この金属バ
ンプ３６上に金等の金属層３７を形成する。しかる上で
、フォトレジストを除去し、かつ金属バンプ３６をマス
クにして第１．第２の金属膜３４．３５をエツチングす
ることにより完成される。
属バンプは、第３図に示すように、銅等の金属バンプ３
６の表面に外部リード線との密着性を良くするための金
等の金属層３７を形成した構造となっている。即ち、第
３図の構造の金属バンプは、半導体基板３１上に形成し
た絶縁膜３２をアルミニウム電極３３上で開口してパッ
ド電極を構成し、この上に第１．第２の各金属膜３４゜
３５を形成する。そして、この上にフォトレジスト等を
付着した上で、アルミニウム電極３３よりも大きな開口
を開設し、ここにメツキ法により銅等の金属を選択的に
形成して金属バンプ３６を形成する。また、この金属バ
ンプ３６上に金等の金属層３７を形成する。しかる上で
、フォトレジストを除去し、かつ金属バンプ３６をマス
クにして第１．第２の金属膜３４．３５をエツチングす
ることにより完成される。
上述した従来の金属バンプは、殆どが銅等のように比較
的硬い金属材料で構成されるため、外部リードの接続に
伴う圧力荷重がそのまま半導体基板３１に伝達される。
的硬い金属材料で構成されるため、外部リードの接続に
伴う圧力荷重がそのまま半導体基板３１に伝達される。
このため、半導体基板３１にクラックが発生し、或いは
下層に形成した素子の特性劣化を生じる原因となってい
る。この場合、金属バンプを単に軟らかい金属で形成す
ると、外部リードの接続時に金属バンプが潰れて横に広
がり、隣接するリード等と短絡するおそれがあり、電極
の高密度化の障害となる。
下層に形成した素子の特性劣化を生じる原因となってい
る。この場合、金属バンプを単に軟らかい金属で形成す
ると、外部リードの接続時に金属バンプが潰れて横に広
がり、隣接するリード等と短絡するおそれがあり、電極
の高密度化の障害となる。
また、従来の金属バンプ３６は、上面は金等の金属層３
７で被覆されているが、側面において素材が露呈されて
おり、この側面が酸化されて表面の変質が生じ易い。こ
のため、外部リードとの接続抵抗が増大し、或いは接続
不良が生じて半導体装置の信頼性が低下されるという問
題がある。
７で被覆されているが、側面において素材が露呈されて
おり、この側面が酸化されて表面の変質が生じ易い。こ
のため、外部リードとの接続抵抗が増大し、或いは接続
不良が生じて半導体装置の信頼性が低下されるという問
題がある。
本発明は酸化等による表面の変質を防止し、かつ外部リ
ードとの接続時の圧力荷重を低減して半導体装置へのダ
メージを防止して、信頼性の向上を図った半導体装置を
提供することを目的としている。
ードとの接続時の圧力荷重を低減して半導体装置へのダ
メージを防止して、信頼性の向上を図った半導体装置を
提供することを目的としている。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体基板上に設けたパッド電
極上に軟質で表面酸化され難い金属材料で形成した第１
金属バンプ層と、この第１金属バンプ層上に硬質の金属
材料で形成した第２金属バンプ層と、この第２金属バン
プ層を覆うように軟質で表面酸化され難い金属材料で形
成した第３金属バンプ層とで構成した金属バンプを有し
ている。
極上に軟質で表面酸化され難い金属材料で形成した第１
金属バンプ層と、この第１金属バンプ層上に硬質の金属
材料で形成した第２金属バンプ層と、この第２金属バン
プ層を覆うように軟質で表面酸化され難い金属材料で形
成した第３金属バンプ層とで構成した金属バンプを有し
ている。
」二連した構成では、第１及び第３金属バンプ層が軟質
かつ表面酸化され難いために、外部リードの接続時にお
ける荷重をこれら金属バンプ層で緩和して半導体基板へ
の影響を緩和し、かつ一方では表面酸化による接続不良
を防止する。また、硬質の第２金属バンプ層により、金
属バンプの潰れを最小限に抑え、電極の高密度化を実現
する。
かつ表面酸化され難いために、外部リードの接続時にお
ける荷重をこれら金属バンプ層で緩和して半導体基板へ
の影響を緩和し、かつ一方では表面酸化による接続不良
を防止する。また、硬質の第２金属バンプ層により、金
属バンプの潰れを最小限に抑え、電極の高密度化を実現
する。
次に、本発明を図面を参照して説明する。
第１図は本発明の半導体装置に適用される金属バンプの
一実施例の断面図である。図示のように、半導体基板１
１上の絶縁膜１２をアルミニウム電極１３上で開口して
パッド電極を構成し、この開口を覆うようにＴ ｉ ／
Ｃｕ又はＴ ｉ ／ Ｐ ｔのような第１．第２の金
属膜１４．１５を形成している。
一実施例の断面図である。図示のように、半導体基板１
１上の絶縁膜１２をアルミニウム電極１３上で開口して
パッド電極を構成し、この開口を覆うようにＴ ｉ ／
Ｃｕ又はＴ ｉ ／ Ｐ ｔのような第１．第２の金
属膜１４．１５を形成している。
更に、これら金属膜１４．１５の上に金等のような比較
的軟らかい第１金属バンプ層１６を形成し、この上の狭
い領域に銅等のような比較的硬い第２金属バンプ１１７
を形成する。更に、この上に第２金属バンプ層１７を覆
うように、再度金等のような軟らかい第３金属バンプ層
１８を形成し、この第１．第３の金属バンプ層１６．１
８で第２金属バンプ層１７を包囲するように構成してい
る。
的軟らかい第１金属バンプ層１６を形成し、この上の狭
い領域に銅等のような比較的硬い第２金属バンプ１１７
を形成する。更に、この上に第２金属バンプ層１７を覆
うように、再度金等のような軟らかい第３金属バンプ層
１８を形成し、この第１．第３の金属バンプ層１６．１
８で第２金属バンプ層１７を包囲するように構成してい
る。
第２図（ａ）乃至第２図（ｇ）は、第１・図の構造の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
先ず、第２図（ａ）のように、図外の半導体素子を形成
した半導体基板１１上の全面にアルミニウム層を薫着法
又はスパッタ法により１μｍ程度形成し、フォトレジス
トを利用したフォトリソグラフィ技術により選択エツチ
ングしてアルミニウム電極１３を形成する。この上にＣ
ＶＤ酸化膜やＣＶＤ窒化膜等の絶縁膜１２を形成し、か
つフォトリソグラフィ技術を用いてこの絶縁膜１２を選
択エツチングすることにより、前記アルミニウム電極１
３上の電極を構成する領域を開口し、パッド電極を構成
する。
した半導体基板１１上の全面にアルミニウム層を薫着法
又はスパッタ法により１μｍ程度形成し、フォトレジス
トを利用したフォトリソグラフィ技術により選択エツチ
ングしてアルミニウム電極１３を形成する。この上にＣ
ＶＤ酸化膜やＣＶＤ窒化膜等の絶縁膜１２を形成し、か
つフォトリソグラフィ技術を用いてこの絶縁膜１２を選
択エツチングすることにより、前記アルミニウム電極１
３上の電極を構成する領域を開口し、パッド電極を構成
する。
次いで、第２図（ｂ）のように、スパッタ法により全面
にＴ ｉ ／ Ｃｕ又はＴ ｉ ／ Ｐ を等の第１゜
第２の金属！１４．１５を夫々１０００８程度の厚さに
形成する。この上に、ネガ型の第１のフォトレジスト２
０を付着形成し、前記絶縁膜１２の開口よりも多少大き
い開口窓を開設する。
にＴ ｉ ／ Ｃｕ又はＴ ｉ ／ Ｐ を等の第１゜
第２の金属！１４．１５を夫々１０００８程度の厚さに
形成する。この上に、ネガ型の第１のフォトレジスト２
０を付着形成し、前記絶縁膜１２の開口よりも多少大き
い開口窓を開設する。
次に、第２図（ｃ）のように、前記第１のフォトレジス
ト２０をマスクにしたメツキ法により、このフォトレジ
スト２０に等しいか或いは若干薄い厚さ、例えば４〜５
μｍの厚さに金等のように比較的軟らかい金属材料から
なる第１金属バンプ層１６を形成する。
ト２０をマスクにしたメツキ法により、このフォトレジ
スト２０に等しいか或いは若干薄い厚さ、例えば４〜５
μｍの厚さに金等のように比較的軟らかい金属材料から
なる第１金属バンプ層１６を形成する。
次いで、第２図（ｄ）のように、前記第１のフォトレジ
スト２０をそのまま残し、この上にポジ型の第２のフォ
トレジスト２１を形成し、ここに第１金属バンプ層１６
よりも小さい開口窓を開設する。
スト２０をそのまま残し、この上にポジ型の第２のフォ
トレジスト２１を形成し、ここに第１金属バンプ層１６
よりも小さい開口窓を開設する。
続いて、第２図（ｅ）のように、前記第２のフオドレジ
スト２１をマスクにしたメツキ法により・第１金属バン
プ層１６上に銅等のように比較的硬い金属材料からなる
第２金属バンプＮ１７を形成する。その後、第２図（ｆ
）のように、第２のフォトレジスト２１を感光させ、現
像除去させる。
スト２１をマスクにしたメツキ法により・第１金属バン
プ層１６上に銅等のように比較的硬い金属材料からなる
第２金属バンプＮ１７を形成する。その後、第２図（ｆ
）のように、第２のフォトレジスト２１を感光させ、現
像除去させる。
しかる後、前記第１のフォトレジスト２０を再度マスク
に用いたメツキ法により、前記第１金属バンプ層１６及
び第２金属バンプ層１７上に金等の比較的軟らかい金属
材料を厚さ４〜５μｍ形成し、第３金属バンプ層１８を
形成する。この後、第１のフォトレジスト２０を除去し
、かつ第３金属バンプＪｉｌＢをマスクにして、第１及
び第２金属膜１４．１５をエツチング除去することによ
り、第１図の構造が完成される。なお、これら金属膜１
４．１５のエツチングでは、Ｔ ｉ ／ Ｃｕの場合に
は専用のエツチング液で容易にエツチングを行うことが
でき、Ｔ ｉ ／ Ｐ ｔの場合にはイオンミリング法
等の強い方向性を有するエツチング法を利用する。
に用いたメツキ法により、前記第１金属バンプ層１６及
び第２金属バンプ層１７上に金等の比較的軟らかい金属
材料を厚さ４〜５μｍ形成し、第３金属バンプ層１８を
形成する。この後、第１のフォトレジスト２０を除去し
、かつ第３金属バンプＪｉｌＢをマスクにして、第１及
び第２金属膜１４．１５をエツチング除去することによ
り、第１図の構造が完成される。なお、これら金属膜１
４．１５のエツチングでは、Ｔ ｉ ／ Ｃｕの場合に
は専用のエツチング液で容易にエツチングを行うことが
でき、Ｔ ｉ ／ Ｐ ｔの場合にはイオンミリング法
等の強い方向性を有するエツチング法を利用する。
したがって、この構成の金属バンプでは、比較的硬質の
第２金属バンプ層１７を、比較的軟質の第１及び第３の
金属バンプ層１６．１８で包み込んでいるので、外部リ
ードとの接続時における圧力荷重によって第１及び第３
の金属バンプ層１６゜１８が潰れてこの圧力荷重を吸収
するので、半導体基板１１への荷重の印加を緩和し、ク
ラックや素子欠陥の発生を防止する。一方、中心部に存
在する硬質の第２金属バンプ層１７により、金属バンプ
の潰れを最小限に抑えることができ、電極の高密度化を
維持させる。
第２金属バンプ層１７を、比較的軟質の第１及び第３の
金属バンプ層１６．１８で包み込んでいるので、外部リ
ードとの接続時における圧力荷重によって第１及び第３
の金属バンプ層１６゜１８が潰れてこの圧力荷重を吸収
するので、半導体基板１１への荷重の印加を緩和し、ク
ラックや素子欠陥の発生を防止する。一方、中心部に存
在する硬質の第２金属バンプ層１７により、金属バンプ
の潰れを最小限に抑えることができ、電極の高密度化を
維持させる。
また、この構成の金属バンプは、酸化され難い金からな
る第１及び第３金属バンプ層１６．１８で、表面酸化さ
れ易い銅からなる第２金属バンプ層１７を包囲している
ので、金属バンプの表面変質を防止でき、外部リードと
の接触不良を防止でき、接続の信頼性を向上する。
る第１及び第３金属バンプ層１６．１８で、表面酸化さ
れ易い銅からなる第２金属バンプ層１７を包囲している
ので、金属バンプの表面変質を防止でき、外部リードと
の接触不良を防止でき、接続の信頼性を向上する。
なお、前記実施例では第１金属バンプ層１６と第３金属
バンプ層１８を夫々金で構成しているが、異なる材料で
あってもよい。ただし、これらの金属材料はいずれも軟
質で表面酸化され難い金属で構成することが肝要である
。
バンプ層１８を夫々金で構成しているが、異なる材料で
あってもよい。ただし、これらの金属材料はいずれも軟
質で表面酸化され難い金属で構成することが肝要である
。
以上説明したように本発明は、軟質で表面酸化され難い
金属材料からなる第１及び第３金属バンプ層で、硬質の
金属材料からなる第２金属バンプ層を包囲した構成とし
ているので、第１及び第３金属バンプ層により外部リー
ドの接続時における荷重を緩和して半導体基板への影響
を緩和し、かつ一方では表面酸化による接続不良を防止
することができる。また、硬質の第２金属バンプ層によ
り、金属バンプの潰れを最小限に抑え、電極の高密度化
を実現することができる。
金属材料からなる第１及び第３金属バンプ層で、硬質の
金属材料からなる第２金属バンプ層を包囲した構成とし
ているので、第１及び第３金属バンプ層により外部リー
ドの接続時における荷重を緩和して半導体基板への影響
を緩和し、かつ一方では表面酸化による接続不良を防止
することができる。また、硬質の第２金属バンプ層によ
り、金属バンプの潰れを最小限に抑え、電極の高密度化
を実現することができる。
第１図は本発明の半導体装置の金属バンプの断面図、第
２図（ａ）乃至第２図（ｇ）は第１図の構造を製造する
方法を工程順に示す断面図、第３図は従来の半導体装置
の金属バンプの断面図である。 １１・・・半導体基板、１２・・・絶縁膜、１３・・・
アルミニウム電極、１４・・・第１金属膜、１５・・・
第２金属膜、１６・・・第１金属バンプ層、１７・・・
第２金属バンプ層、１８・・・第３金属バンプ層、２０
・・・第１フオトレジスト、２１・・・第２フオトレジ
スト、３１・・・半導体基板、３２・・・絶縁膜、３３
・・・アルミニウム電極、３４・・・第１金属膜、３５
・・・第２金属膜、３６・・・金属バンプ、３７・・・
金属層。 第 図 第３ 図 第 図 第２ 図
２図（ａ）乃至第２図（ｇ）は第１図の構造を製造する
方法を工程順に示す断面図、第３図は従来の半導体装置
の金属バンプの断面図である。 １１・・・半導体基板、１２・・・絶縁膜、１３・・・
アルミニウム電極、１４・・・第１金属膜、１５・・・
第２金属膜、１６・・・第１金属バンプ層、１７・・・
第２金属バンプ層、１８・・・第３金属バンプ層、２０
・・・第１フオトレジスト、２１・・・第２フオトレジ
スト、３１・・・半導体基板、３２・・・絶縁膜、３３
・・・アルミニウム電極、３４・・・第１金属膜、３５
・・・第２金属膜、３６・・・金属バンプ、３７・・・
金属層。 第 図 第３ 図 第 図 第２ 図
Claims (1)
- １、半導体基板上に設けたパッド電極上に形成した軟質
でかつ表面酸化され難い金属材料からなる第１金属バン
プ層と、この第１金属バンプ層上に形成した硬質の金属
材料からなる第２金属バンプ層と、この第２金属バンプ
層を覆うように前記第１金属バンプ層上に形成した軟質
でかつ表面酸化され難い金属材料からなる第３金属バン
プ層とで構成した金属バンプを有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184103A JPH0233929A (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184103A JPH0233929A (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233929A true JPH0233929A (ja) | 1990-02-05 |
Family
ID=16147446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184103A Pending JPH0233929A (ja) | 1988-07-23 | 1988-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233929A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459493A2 (en) * | 1990-06-01 | 1991-12-04 | Kabushiki Kaisha Toshiba | A semiconductor device using a lead frame and its manufacturing method |
| US5293071A (en) * | 1992-01-27 | 1994-03-08 | Gennum Corporation | Bump structure for bonding to a semi-conductor device |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
| US6483190B1 (en) | 1999-10-20 | 2002-11-19 | Fujitsu Limited | Semiconductor chip element, semiconductor chip element mounting structure, semiconductor chip element mounting device and mounting method |
-
1988
- 1988-07-23 JP JP63184103A patent/JPH0233929A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459493A2 (en) * | 1990-06-01 | 1991-12-04 | Kabushiki Kaisha Toshiba | A semiconductor device using a lead frame and its manufacturing method |
| EP0459493A3 (ja) * | 1990-06-01 | 1994-02-23 | Toshiba Kk | |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
| US5654584A (en) * | 1990-06-01 | 1997-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having tape automated bonding leads |
| EP1020903A1 (en) * | 1990-06-01 | 2000-07-19 | Kabushiki Kaisha Toshiba | A semiconductor device using a lead frame and its manufacturing method |
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| US6483190B1 (en) | 1999-10-20 | 2002-11-19 | Fujitsu Limited | Semiconductor chip element, semiconductor chip element mounting structure, semiconductor chip element mounting device and mounting method |
| US7436062B2 (en) | 1999-10-20 | 2008-10-14 | Fujitsu Limited | Semiconductor chip element, semiconductor chip element mounting structure, semiconductor chip element mounting device and mounting method |
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