JPH0493774A - チョッパ型コンパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 本発明はチヨ・ソバ型コンパレータに係り、特に高速・
高精度のＡ　、、／　Ｄ変換を目的とする並列比較型Ａ
　／′Ｄ変換器に使用されるチョッパ型コンパレータに
関する。

〔従来の技術〕

従来、Ｍ　ＯＳ　６４造てモノシ１ル／りの並列比較型
Ａ７Ｄ変換器のコンパレータとしで、第２図に示すよう
な回路栖成のチヨ・ツバ型コンパレータが知られている
。第２図において、基準電圧＼’　ｋＬＦが供給される
端子１がクロック信号φ１て゛動作するスイッチ３を通
して、サンプリングコンデンサ６の一端であるノード５
に接続され、もう一方の被比較電圧ｖ５が供給される端
子２がクロック信号φ１と逆相のクロ・ツク信号φ２て
′動作するスイγチ４を通してサンプリングコンデンサ
６の片端のノード５に接続される。このサンプリングコ
ンデンサ６の他端であるノード７が反転増幅器９の入力
端に接続されると共に、この反転増幅器９の入力端から
スイッチ３と同期して動作するスイッチ８を通して、反
転増幅器９の出力端１０に接続される。この出力端１０
がコンパレータ出力１１となる。

この回路の動作を説明すると、クロ・ツク信号φ１によ
ってスイッチ３及びスイッチ８がオン成層期間に、反転
増幅器９の入出力端が短絡され。

反転増幅器９が最も高感度となるセルフバイアス電圧ｖ
ｂに反転増幅器９の入出力端がバイアスされ、同時にサ
ンプリングコンデンサ６には、セルフバイアス電圧ｖｂ
と基準電圧ＶＲＥＦとの差である（　ｖ　ｂ〜ＶＲＥＰ
）に相当する電荷がチャージされる。このスイ・ンチ３
及びスイッチ８のオン状態である有効期間をサンプリン
グ期間という。

次に第３図のタイミング図に示す様に、クロ・ツク信号
φ１とφ２によって、スイッチ３．８と、スイッチ４と
は互いに相補的に動作する為、スイッチ３．８がオフす
ると同時にスイッチ４がオン状態期間に入る。この期間
において、被比較電圧ｖ５がサンプリングコンデンサ６
に印加されるとチャージポンプ効果によりノード７の電
位は（■５＋■ゎ−ＶＲＥＦ　）　！に変化する。そし
て、反転増幅器９の入力端がサンプリング期間でのセル
フバイアス電位Ｖｂから被比較電圧＼１５と基準電圧Ｖ
ＲＥＦとの差電圧分（Ｖｓ　　’Ｖ’ＲＥＦ）変動する
為、＼’　５−　ＶＲＥＦ：＞　Ｑとなった場合は、コ
ンパレータの８力（ＯＵＴ）１１は低電位となり、Ｖｓ
　　Ｖｈｃｒ＜０となった場合は、高電位となる。

こうして、基準電圧〜’ｋｃＦと被比較−り圧＼′５と
の比較動作が行われる。

このスイッチ４がｏｎ状懲である有効期間を比較期間と
いう。

〔発明が解決しようとする課題〕

前述した従来のチョッパ型コンパし一夕では、第３図に
示す様に、クロック信号φ１とクロ・・、・り信号φ２
とは互いに逆相の関係にあり　どちらかのクロック信号
に遅れが生じた場合、第５図に示す様なタイミングとな
り、スイ・フチ３．スイ・７千８及びスイッチ４が同時
にオン状態となる期間が生じる（以下オン−オン期間と
呼ぶ、）このオン−オン期間では、サンプリング期間に
てサンプリングコンデンサ６にチャージされた（　Ｖ　
ｂＶＲＥＦ）に相当する電荷がスイ・ｙチ４のオン状態
による被比較電圧■Ｓの再サンプリングζこよってチャ
ージ抜けを起こす為、コンノくレータの入力オフセット
エラーとなる。

一般に、このようなチョッパ型コンパレータは、第４図
に示すような並列比較型Ａ／Ｄ変換器される。

第４図において、この並列比較型Ａ　、ｚ　Ｄ変換器は
、基準電圧ＶＳの端子１．被比較電圧ＶＲＥＦ端子２．
抵抗１０＋　、１０２．１０ｉ　、・・・、１０゜と、
チヨ・・ツバ型コンパレータ２Ｑ　Ｉ、　２０２．２０
３、・・・、２０ゎと、セレクタ３０と、エンコーダ４
０と、デコーダ５０とを備え、ノ＜イナＩノコード分出
力している。

ここで、高分解能で高精度を実現する為に多くの同一精
度を持ったコンパレータが必要となる。

この為、回路プロ・ツクの配置によってはクロック信号
の配線長が長くなり、これに寄生する時定数の影響によ
り信号波形のなまり、信号間に位相差が生じてしまう。

従って、この並列比較型Ａ／Ｄ変換器に、前述した従来
のチョッパ型コンパレータを使用するとコンパし一夕に
入力オフセットエラーが生じ、第６図に示すＡ　、ｙ”
　Ｄ変換器の入出力特性７０に直線＋′！ｉ誤差が起こ
るにの誤差量は、回路ブロックの配置に件なうクロ・ツ
ク信号の配線の長さＸ、配線の抵抗率ρＳ、スイｌチを
措成するトランジスタのスレ・ソショルド電圧＼ｒ丁の
５Ａ造バラツキに依存している。その為、従来て゛のチ
ョッパ型コンパし一夕を並列比較型Ａ　、−’　Ｄ変換
器に使用した場合、クロック信号の配線長ＸやρＳトラ
ンジスタのｖ丁等を加味した設計上の制約が厳しく安定
な精度を持ち、かつ高分解能のＡ　、／’　Ｄ変換器を
実現する事が難しいという欠点がある。

本発明の目的は、前記欠点を解決し、多数のコンパレー
タを使用しても直線性誤差が小さく、高精度・高分解能
を有するチョッパ型コンパレータを提供することにある
。

〔課題を解決するための手段〕

本発明の構成は、基準電圧が印加される端子が接続され
た第１のスイ・・ノチ手段と、被比較電圧が印加される
端子が接続された第２のスイッチ手段とを有し、前記第
１．第２のスイッチ手段の出力側が互いに接続されてサ
ンプリングコンデンサの一端に接続され、前記サンプリ
ングコンデンサの他端が反転増幅器の入力側に接続され
、前記反転増幅器の入力側と出力側とが第３のスイッチ
手段を通して接続されたチョッパ型コンパし−２におい
て、前記第１及び第３のスイッチ手段をオン状態とする
第１の有効期間と、前記第２のスイ・・ノチのみをオン
状態とする第２の有効期間と、前記第１．第２の有効期
間の間に前記第１．第２第３のスイ・・Ｉチ手段とオフ
状態とする非有効期間とを有するように、前記第１．第
２．第３のスイッチ手段を制御する手段を設けたことを
特徴とする。

る。

〔実施例〕

次に図面を参照して本発明を説明する。

第１図は本発明の一実施例のチョッパ型コンパレータの
クロ・ツクタイミングを示すタイミング図である。

第１図において、本実施例のチョッパ型コンパレータを
、第２図の回路図を借用しで説明する。

本実施例は、被比較電圧端子１が第１のスイッチ手段３
を通じると共に、基準電圧端子２が第２のスイッチ手段
４を通じて互いに接続されて、サンプリングコンデンサ
６の一端に接続され、他方の端が反転増幅器９の入力端
に接続されて、この反転増幅器９の入出力間が、第３の
スイ・ノチ手段８分通じて接続されてなり、第１のスイ
ッチ手段３と第３のスイッチ手段８と含動作させる第１
のクロ・ツク信号φ１と前記の第１．第２のスイ・ノチ
手段３．８か完全にオフ状態となった陵に第３のスイッ
チ手段８がオン状態となり、この第３のスイッチ手段８
が完全にオフ状態となった後に、第１、第２のスイッチ
手段３，８をオン状態とする第２のクロック信号φ２を
有している。

即ち、基準電圧ＶＲＥＦが供給される端子１がクロック
信号φ１で動作するスイッチ３と通じて、サンプリング
コンデンサ６の一端に接続され、被比較電圧■５が供給
される端子２が前記のクロ・・ｌり信号φ１と位相、及
びデユーティ比が異なるクロック信号φ２て′動作する
スイッチ４３通してノード５て′接続される。サンプリ
ングコンデンサ６の他端７は反転増幅器９の入力端に接
続されると共に、この反転増幅器９の入力端はクロ・／
り信号φ１て゛動作するスイ／チ８ｆ！：通して反転増
幅器９の出力端に接続される。第１（２１の本実施例の
クロックタイミング１図に示す様に、クロ・７２１２号
φ１に対して位相とチューティ比を変えた２０・・ｌり
信号φ２によって、スイ・／チ３４．８の全てのスイッ
チがオフ状態となる１１〜１２．１３．〜ｔ４のデイし
イタイム（非有効期間）を設け、すＩ＼てのスイッチＢ
、４．８かオン状態（有効期間）となる事によるサンプ
リングコンデンサ６からのチャージ抜けの発生を除去す
る事ができる。

る。

従って、本発明により多少のクロック信号の劣化が生じ
ても、前述のオン−オフ期間が発生しない為、チョッパ
型コンパレータの入力オフセットエラーは大幅に改善さ
れ、安定した精度の比較動作が可能となる。

さらに第１図の実施例と第４図に示す並列比較型Ａ　／
、’　Ｄ変換器に適用する事により、クロック信号の配
線長によるクロック信号の劣化又は信号間の位相差が生
じても全てのコンパレータにおいて同等な精度で比較動
作が行われ、第６（２Ｉに示ずΔ／″Ｄ変換器の実線の
理想特性６０に非常に近い特性が得られる。また、この
Ａ２Ｄ変換器を設計する上でも、複雑なり口・ツク配線
の時定数を考慮する事がなく、回路プロ・ツクの配置設
計を容易に行なう事が出来る同時に、製造歩留りの向上
にもつながる４ 〔発明の効果〕 以上説明した様に、本発明は、第１．第２゜第３のすべ
てのスイッチ手段がオフ状態にとなる非有効期間を設け
る事により、チャージ抜けによる入力オフセットエラー
が大幅に低減されると共に、特に並列比較型Ａ／Ｄ変換
器に適用する事によって、クロ・・Ｉクラインの配線長
による時定数の変化の影響をコンパレータ自身が受けな
い為、全てのコンパレータにおいて同等で高精度の比較
動作が可能となり、理想特性に非常に近い入出力特性を
持った並列比較型Ａ／Ｄ変換器が実現でき、また設計の
上でもクロック配線の影響を考慮するパラメータが減少
し、設計工数の削減、又配線の抵抗子ρ５．スレ・ソシ
ョルド電圧■７のｆｆｆｉ　ｍバラツキの影テが少なく
なり、歩留り向上につながるという効果がある。

路面、第３図は第２図のクロックタイミング図、第４図
は従来の並列比較型Ａ　、／　Ｄ変換器を示すブロック
図、第５図は第２図の位相差を持ったクロックタイミン
グを示すタイミング図、第６図は並列比較型Ａ／Ｄ変換
器の入出力特性３示す特性図である。

１・・−基準電圧端子、２・・・被比較電圧端子、３゜
４．８・・・スイッチ、６・−・サンプリング用コンデ
ンサ、９・・・反転増幅器、１１・・・コンパし一夕出
力、１０　ｒ〜１０゜・−・抵抗、２０Ｉ〜２０゜・・
・チョッパ型コンパレータ、３０・・・セレクタ、４０
・・・エンコーダ、５０・・・デコーダ、６０・・・理
想特性、７０・・〜従来例での特性。

Claims (1)

【特許請求の範囲】
1. 　基準電圧が印加される端子が接続された第１のスイッ
   チ手段と、被比較電圧が印加される端子が接続された第
   ２のスイッチ手段とを有し、前記第１、第２のスイッチ
   手段の出力側が互いに接続されてサンプリングコンデン
   サの一端に接続され、前記サンプリングコンデンサの他
   端が反転増幅器の入力側に接続され、前記反転増幅器の
   入力側と出力側とが第３のスイッチ手段を通して接続さ
   れたチョッパ型コンパレータにおいて、前記第１及び第
   ３のスイッチ手段をオン状態とする第１の有効期間と、
   前記第２のスイッチのみをオン状態とする第２の有効期
   間と、前記第１、第２の有効期間の間に前記第１、第２
   、第３のスイッチ手段をオフ状態とする非有効期間とを
   有するように、前記第１、第２、第３のスイッチ手段を
   制御する手段を設けたことを特徴とするチョッパ型コン
   パレータ。