JPH0493079A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0493079A JPH0493079A JP2209823A JP20982390A JPH0493079A JP H0493079 A JPH0493079 A JP H0493079A JP 2209823 A JP2209823 A JP 2209823A JP 20982390 A JP20982390 A JP 20982390A JP H0493079 A JPH0493079 A JP H0493079A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳＦＥＴを有する半導体装置の製造方法
に関する。
に関する。
従来ＭＯ８ＦＥＴを有するＬＳＩの如き半導体装置の製
造方法は、例えば、シリコン基板」二に選択酸化等でフ
ィールド絶縁膜を形成し、そのアクティブ領域に８５０
℃程度の熱酸化により１．５０〜１８０へのゲート酸化
膜を成長し、更に１０００℃のＮ２雰囲気中でアニール
し界面亭位を安定化した後、Ｐｃｈ、Ｎｃｈのトランジ
スタのしきい値電圧（ｖｔｈ）調整の為フォトレジスト
スクにそれぞれボロンやリンの不純物をイオン注入し、
該レジストを酸素ブラスマや熱硫酸と過酸化水素の混合
液で剥離しているが、剥離した後でも、フォトレジスト
や現像液に含まれる重金属がゲート酸化膜の表面層に残
り、後工程の熱処理によるｖｔｈ，移動度、ライフタイ
ム等への悪影響を防ぐ為、又表面にたまった固定電荷を
減らす為０、３〜］．５％のＨＦ水溶液に浸漬し１５八
程度のゲート酸化膜をエツチングしながら酸化膜表面を
除去する。次にＳｉＨ４を減圧熱分解して多結晶Ｓ１膜
を成長しリン等を拡散を行なってから、選択ドライエツ
チングしケート電極を形成後、更にトレイン・ソース等
にリン、ホロン等をイオン注入し不純物層を形成してい
る。これに気相成長でシリコン酸化膜や不純物を含むＰ
ＳＧ、ＢＰＳＧ膜でなる層間絶縁膜を積層させ９５０〜
１０５０℃でリフロー等を行なった後、素子からの電極
取り出しの為にコンタクトホールを開孔してから、スパ
ッタリンクしたへΩ合金をフォトエツチングにより所望
形状にパターニングし、金属配線を施し、更にパシベー
ション膜を積層している。
造方法は、例えば、シリコン基板」二に選択酸化等でフ
ィールド絶縁膜を形成し、そのアクティブ領域に８５０
℃程度の熱酸化により１．５０〜１８０へのゲート酸化
膜を成長し、更に１０００℃のＮ２雰囲気中でアニール
し界面亭位を安定化した後、Ｐｃｈ、Ｎｃｈのトランジ
スタのしきい値電圧（ｖｔｈ）調整の為フォトレジスト
スクにそれぞれボロンやリンの不純物をイオン注入し、
該レジストを酸素ブラスマや熱硫酸と過酸化水素の混合
液で剥離しているが、剥離した後でも、フォトレジスト
や現像液に含まれる重金属がゲート酸化膜の表面層に残
り、後工程の熱処理によるｖｔｈ，移動度、ライフタイ
ム等への悪影響を防ぐ為、又表面にたまった固定電荷を
減らす為０、３〜］．５％のＨＦ水溶液に浸漬し１５八
程度のゲート酸化膜をエツチングしながら酸化膜表面を
除去する。次にＳｉＨ４を減圧熱分解して多結晶Ｓ１膜
を成長しリン等を拡散を行なってから、選択ドライエツ
チングしケート電極を形成後、更にトレイン・ソース等
にリン、ホロン等をイオン注入し不純物層を形成してい
る。これに気相成長でシリコン酸化膜や不純物を含むＰ
ＳＧ、ＢＰＳＧ膜でなる層間絶縁膜を積層させ９５０〜
１０５０℃でリフロー等を行なった後、素子からの電極
取り出しの為にコンタクトホールを開孔してから、スパ
ッタリンクしたへΩ合金をフォトエツチングにより所望
形状にパターニングし、金属配線を施し、更にパシベー
ション膜を積層している。
しかしながら従来技術では、ケート電極形成前のＨＦラ
イトエッチによって、ケート膜にピンホールと思われる
脆弱部か形成され、信頼性試験等でゲート膜に関わる不
良が多く発生し問題となっていた。これらは、テストパ
ターンてゲート膜のＭＯＳキャパシターを同］二層で作
成し初期耐圧分布を測定したところ、第３図の如く低電
界で破壊されてしまうものが多く、またＴＤＤＢ （ｔ
ｉｍｅｄｅｐｅｎｄｅｎＬ ｄｉｅｌｅｃｔｒｉｃ ｂ
ｒｅａｋｄｏｗｎ）特性を調べても極めて短い信頼性寿
命しか得られないことがわかった。
イトエッチによって、ケート膜にピンホールと思われる
脆弱部か形成され、信頼性試験等でゲート膜に関わる不
良が多く発生し問題となっていた。これらは、テストパ
ターンてゲート膜のＭＯＳキャパシターを同］二層で作
成し初期耐圧分布を測定したところ、第３図の如く低電
界で破壊されてしまうものが多く、またＴＤＤＢ （ｔ
ｉｍｅｄｅｐｅｎｄｅｎＬ ｄｉｅｌｅｃｔｒｉｃ ｂ
ｒｅａｋｄｏｗｎ）特性を調べても極めて短い信頼性寿
命しか得られないことがわかった。
しかるに本発明は、かかる問題点を解決するもので、複
雑な処理工程を用いる事なくゲート膜に起因する特性不
良をなくし、関わるＬＳＩ等゛１へ導体装置の歩留り、
信頼性の向上を図ることを「１的としたものである。
雑な処理工程を用いる事なくゲート膜に起因する特性不
良をなくし、関わるＬＳＩ等゛１へ導体装置の歩留り、
信頼性の向上を図ることを「１的としたものである。
本発明の半導体装置の製造方法は、ＭＯＳＦＥＴを有す
る半導体装置において、少なくともゲト酸化膜を形成す
る工程、ＨＦ水溶液で該ゲート膜の表面層を除去する工
程、ゲート電極となる多結晶Ｓｉ膜を成長するに当たり
、同一チャンバ内て支燃性ガスによるアニール前処理工
程を具倫したことを特徴とする。
る半導体装置において、少なくともゲト酸化膜を形成す
る工程、ＨＦ水溶液で該ゲート膜の表面層を除去する工
程、ゲート電極となる多結晶Ｓｉ膜を成長するに当たり
、同一チャンバ内て支燃性ガスによるアニール前処理工
程を具倫したことを特徴とする。
本発明の一実施例として、サブミクロンＣＭＯ８ｏ−Ｌ
Ｓ Ｉメモリーの製造に適用した場合を第１図に基づい
て詳細に説明する。Ｐウェル１２、Ｎウェル］３が形成
されたＮ型シリコン基板１１上に選択熱酸化によりフィ
ールド絶縁膜１４を形成した後、８５０℃の水蒸気熱酸
化で１８０へのゲート酸化膜］５を形成し１０００℃の
Ｎ２アニルを１５分間行ない、フォトレジストをマスク
にＰｃｈにはＢＸＮｃｈにはＰを各々イオン注入しｖｔ
ｈ調整後、ケート酸化膜］５の表面を約１％のＨＦ水溶
液で１５秒間ライトエツチングを行なった（第１図（ａ
））。次に拡散炉タイプの減圧チャンバーに入れ、まず
６２５℃で０２中に０３を５〜８％混入させ圧力１５
ｔ ｏ ｒ ｒて３０分間処理し、続いて同一チャンバ
ー内を更に減圧してからＳｉＨ，を導入しｌ、５ｔｏｒ
ｒで４００ＯＡの多結晶Ｓ１膜を成長させた。続いて、
多結晶Ｓ１膜にリンを拡散してから、選択ドライエツチ
ングしゲート電極１６を形成した（第１図（ｂ））。次
にトレイン、ソースの低濃度不純物層１７にＰ、Ｂをイ
オン注入し、更に気相成シリコン酸化膜の側壁スペーサ
ー１８を介してソース、ドレインの高濃度不純物層１９
にＡｓ、ＢＦ２をイオン注入した後活性化し、ＢＰＳＧ
膜てなる層間絶縁膜２０を積層させ９５０℃でリフロー
等を行なった後、コンタクトホールを開孔し、スパッり
したＡβ−Ｃｕ合金をフォトエツチングにより所望形状
にパターニングし金属配線２０とし、更にパシベーショ
ン膜２］としてＰＳＧ膜の上にプラズマシリコン窒化膜
を積層し、パッド部を開孔した。
Ｓ Ｉメモリーの製造に適用した場合を第１図に基づい
て詳細に説明する。Ｐウェル１２、Ｎウェル］３が形成
されたＮ型シリコン基板１１上に選択熱酸化によりフィ
ールド絶縁膜１４を形成した後、８５０℃の水蒸気熱酸
化で１８０へのゲート酸化膜］５を形成し１０００℃の
Ｎ２アニルを１５分間行ない、フォトレジストをマスク
にＰｃｈにはＢＸＮｃｈにはＰを各々イオン注入しｖｔ
ｈ調整後、ケート酸化膜］５の表面を約１％のＨＦ水溶
液で１５秒間ライトエツチングを行なった（第１図（ａ
））。次に拡散炉タイプの減圧チャンバーに入れ、まず
６２５℃で０２中に０３を５〜８％混入させ圧力１５
ｔ ｏ ｒ ｒて３０分間処理し、続いて同一チャンバ
ー内を更に減圧してからＳｉＨ，を導入しｌ、５ｔｏｒ
ｒで４００ＯＡの多結晶Ｓ１膜を成長させた。続いて、
多結晶Ｓ１膜にリンを拡散してから、選択ドライエツチ
ングしゲート電極１６を形成した（第１図（ｂ））。次
にトレイン、ソースの低濃度不純物層１７にＰ、Ｂをイ
オン注入し、更に気相成シリコン酸化膜の側壁スペーサ
ー１８を介してソース、ドレインの高濃度不純物層１９
にＡｓ、ＢＦ２をイオン注入した後活性化し、ＢＰＳＧ
膜てなる層間絶縁膜２０を積層させ９５０℃でリフロー
等を行なった後、コンタクトホールを開孔し、スパッり
したＡβ−Ｃｕ合金をフォトエツチングにより所望形状
にパターニングし金属配線２０とし、更にパシベーショ
ン膜２］としてＰＳＧ膜の上にプラズマシリコン窒化膜
を積層し、パッド部を開孔した。
このようにして製造された半導体装置は、信頼性試験等
に於いて、ゲート膜に関わる不良の発生を極減した。こ
れらは、テストパターンでゲート膜のＭＯＳキャパシタ
ーを同工程で作成し初期耐圧分布を測定したところ、第
２図の如く低電界で破壊されてしまうものかほとんどな
くなり、またＴＤＤＢ特性も問題ないレベルとなった。
に於いて、ゲート膜に関わる不良の発生を極減した。こ
れらは、テストパターンでゲート膜のＭＯＳキャパシタ
ーを同工程で作成し初期耐圧分布を測定したところ、第
２図の如く低電界で破壊されてしまうものかほとんどな
くなり、またＴＤＤＢ特性も問題ないレベルとなった。
尚、実施例の中では、ゲート電極用の多結晶Ｓｔ膜成長
と同一チャンバー内で０３１０□ガスアニールによる前
処理を行なったが、装置、工数に余裕があれば別々の処
理炉で行なっても差し支えない。又、多結晶Ｓｉ膜をド
ライエツチングしゲート電極を形成してから側壁スペー
サーとなる気相成長シリコン酸化膜を形成するまでの間
に９００℃位の温度で酸化処理をしてやることで、ゲー
ト電極脇の薄くなったゲ−１・酸化膜の再生とダメージ
除去かなされ、ゲート酸化膜の耐圧向上が更に図られた
。
と同一チャンバー内で０３１０□ガスアニールによる前
処理を行なったが、装置、工数に余裕があれば別々の処
理炉で行なっても差し支えない。又、多結晶Ｓｉ膜をド
ライエツチングしゲート電極を形成してから側壁スペー
サーとなる気相成長シリコン酸化膜を形成するまでの間
に９００℃位の温度で酸化処理をしてやることで、ゲー
ト電極脇の薄くなったゲ−１・酸化膜の再生とダメージ
除去かなされ、ゲート酸化膜の耐圧向上が更に図られた
。
この他、０２や０３の代わりにＮ２０、Ｎｏ２等の支燃
性ガスやこれ等の混合ガスでも応用でき、あるいは、多
結晶Ｓｉ膜の成長及び支燃性ガスのアニールは高周波に
よるプラズマ反応炉を用いても良く、更に本発明は、Ｃ
ＭＯ３−ＩＣに限らず、Ｂ ｉ−ＣＭＯ３Ｉ ＣＳＤＭ
Ｏ３等にも適用でき、ゲート電極、他結晶Ｓｉケ−１・
構造に限られず、Ｔ１、Ｍｏ、Ｗ、Ｐ を等の高融点金
属やそのシリサイド並びにボリザイド構造にも応用でき
る。
性ガスやこれ等の混合ガスでも応用でき、あるいは、多
結晶Ｓｉ膜の成長及び支燃性ガスのアニールは高周波に
よるプラズマ反応炉を用いても良く、更に本発明は、Ｃ
ＭＯ３−ＩＣに限らず、Ｂ ｉ−ＣＭＯ３Ｉ ＣＳＤＭ
Ｏ３等にも適用でき、ゲート電極、他結晶Ｓｉケ−１・
構造に限られず、Ｔ１、Ｍｏ、Ｗ、Ｐ を等の高融点金
属やそのシリサイド並びにボリザイド構造にも応用でき
る。
以上の如く本発明によれば、ＭＯ３ＬＳＩ等のゲート電
極を構成する薄膜形成前に、支燃性ガスて熱処理をして
やる事により、ゲート膜の品質に関わる特性を容易に改
善し、電気特性、歩留り、信頼性の向」二を図り、より
集積化された半導体装置の安定供給に寄しフするもので
ある。
極を構成する薄膜形成前に、支燃性ガスて熱処理をして
やる事により、ゲート膜の品質に関わる特性を容易に改
善し、電気特性、歩留り、信頼性の向」二を図り、より
集積化された半導体装置の安定供給に寄しフするもので
ある。
第１図は、本発明による半導体装置製造の一実施例を示
す概略断面図である。 第２図は、本発明によるゲート膜キャパシタの初期耐圧
分布図で、第３図は従来のゲート膜キャパシタの初期耐
圧分布図である。 ］−１・・・シリコン基板 １２Φ・・Ｐウェル ］３・・・Ｎウェル １４・・・フィールド絶縁膜 １５・・・ゲート酸化膜 １−６・・・ゲート電極 ］−７・・・低濃度不純物層 １８・・・スペーサー １９・・・濃度不純物層 ２０・・・層間絶縁膜 ２１・・・金属配線 ２２・・・パシベーション膜 ２３・・・ピンホール 鮎２０ 第３］
す概略断面図である。 第２図は、本発明によるゲート膜キャパシタの初期耐圧
分布図で、第３図は従来のゲート膜キャパシタの初期耐
圧分布図である。 ］−１・・・シリコン基板 １２Φ・・Ｐウェル ］３・・・Ｎウェル １４・・・フィールド絶縁膜 １５・・・ゲート酸化膜 １−６・・・ゲート電極 ］−７・・・低濃度不純物層 １８・・・スペーサー １９・・・濃度不純物層 ２０・・・層間絶縁膜 ２１・・・金属配線 ２２・・・パシベーション膜 ２３・・・ピンホール 鮎２０ 第３］
Claims (1)
- ＭＯＳＦＥＴを有する半導体装置において、少なくと
もゲート酸化膜を形成する工程、ＨＦ水溶液で該ゲート
膜の表面層を除去する工程、ゲート電極となる多結晶Ｓ
ｉ膜を成長するに当たり、同一チャンバー内で支燃性ガ
スによるアニール前処理工程を具備したことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209823A JPH0493079A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209823A JPH0493079A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493079A true JPH0493079A (ja) | 1992-03-25 |
Family
ID=16579208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209823A Pending JPH0493079A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493079A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
-
1990
- 1990-08-08 JP JP2209823A patent/JPH0493079A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124154A (en) * | 1996-10-22 | 2000-09-26 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6444507B1 (en) | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| WO2004079826A1 (ja) * | 1996-10-22 | 2004-09-16 | Mitsutoshi Miyasaka | 薄膜トランジスタの製造方法、及び表示装置と電子機器 |
| US6673126B2 (en) | 1998-05-14 | 2004-01-06 | Seiko Epson Corporation | Multiple chamber fabrication equipment for thin film transistors in a display or electronic device |
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