JPH0516177B2 - - Google Patents
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- JPH0516177B2 JPH0516177B2 JP56091802A JP9180281A JPH0516177B2 JP H0516177 B2 JPH0516177 B2 JP H0516177B2 JP 56091802 A JP56091802 A JP 56091802A JP 9180281 A JP9180281 A JP 9180281A JP H0516177 B2 JPH0516177 B2 JP H0516177B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に
MIS型半導体装置に於けるゲート酸化膜の形成方
法に関する。
MIS型半導体装置に於けるゲート酸化膜の形成方
法に関する。
高集積度のMIS型半導体装置に於てはトランジ
スタ等の素子を形成する活性領域を分離するフイ
ールド酸化膜を形成する際に、選択酸化法が多く
用いられる。従来該選択酸化法により半導体基板
面にフイールド酸化膜を形成した後、該選択酸化
のマスクとして用いた窒化シリコン（Si3N4）膜
及びその下層の下敷き酸化膜を除去して活性領域
面を表出せしめる際には、ふつ酸（HF）処理及
びりん酸（H3PO4）処理が用いられていたが最
近ウエーハ・プロセス処理の自動化移行に伴つ
て、上記選択酸化マスクの除去にリアクテイブ・
イオンエツチング等のドライ・エツチング処理が
用いられるようになつて来た。然し該ドライ・エ
ツチング処理により表出せしめられた活性領域の
表層部にはエツチヤントのラジカルやイオンの衝
撃による結晶欠陥の発生が避けられない。そのた
め該活性領域の表面に通常の熱酸化によりゲート
酸化膜を形成し、更にゲート酸化膜上に通常の方
法によりゲート電極を設けて形成したMISトラン
ジスタには、しきい値電圧（Vth）や動作スピー
ドが低下するという問題が生じ、又該活性領域面
にキヤパシタを形成してなるダイナミツク・メモ
リ素子等に於ては記憶保持時間が低下するという
問題が生じていた。
スタ等の素子を形成する活性領域を分離するフイ
ールド酸化膜を形成する際に、選択酸化法が多く
用いられる。従来該選択酸化法により半導体基板
面にフイールド酸化膜を形成した後、該選択酸化
のマスクとして用いた窒化シリコン（Si3N4）膜
及びその下層の下敷き酸化膜を除去して活性領域
面を表出せしめる際には、ふつ酸（HF）処理及
びりん酸（H3PO4）処理が用いられていたが最
近ウエーハ・プロセス処理の自動化移行に伴つ
て、上記選択酸化マスクの除去にリアクテイブ・
イオンエツチング等のドライ・エツチング処理が
用いられるようになつて来た。然し該ドライ・エ
ツチング処理により表出せしめられた活性領域の
表層部にはエツチヤントのラジカルやイオンの衝
撃による結晶欠陥の発生が避けられない。そのた
め該活性領域の表面に通常の熱酸化によりゲート
酸化膜を形成し、更にゲート酸化膜上に通常の方
法によりゲート電極を設けて形成したMISトラン
ジスタには、しきい値電圧（Vth）や動作スピー
ドが低下するという問題が生じ、又該活性領域面
にキヤパシタを形成してなるダイナミツク・メモ
リ素子等に於ては記憶保持時間が低下するという
問題が生じていた。
本発明は上記問題点を除去する目的で、ドライ
エツチング法により表出された半導体基板面にゲ
ート酸化膜を形成する際に、活性領域に無欠陥領
域（denuded zone）が同時に形成されるゲート
酸化膜の形成方法を提供する。
エツチング法により表出された半導体基板面にゲ
ート酸化膜を形成する際に、活性領域に無欠陥領
域（denuded zone）が同時に形成されるゲート
酸化膜の形成方法を提供する。
即ち本発明はMIS型半導体装置の製造方法に於
て、半導体基板を酸化性雰囲気中に於て加熱して
ゲート酸化膜となるべき酸化膜を形成する工程、
然る後、不活性雰囲気中に於て、２〜10℃／分の
昇温レートで650〜800℃の第１の温度からそれよ
り高い1100℃程度の第２の温度まで所望の回数加
熱して、該基板の該酸化膜直下に所望の深さの無
欠陥領域を形成する工程を含む、ゲート酸化膜形
成工程を有することを特徴とする。
て、半導体基板を酸化性雰囲気中に於て加熱して
ゲート酸化膜となるべき酸化膜を形成する工程、
然る後、不活性雰囲気中に於て、２〜10℃／分の
昇温レートで650〜800℃の第１の温度からそれよ
り高い1100℃程度の第２の温度まで所望の回数加
熱して、該基板の該酸化膜直下に所望の深さの無
欠陥領域を形成する工程を含む、ゲート酸化膜形
成工程を有することを特徴とする。
以下本発明を一実施例について第１図ａ乃至ｈ
に示す工程断面図及び第２図に示す昇温レートと
無欠陥領域幅の相関図を用いて詳細に説明する。
に示す工程断面図及び第２図に示す昇温レートと
無欠陥領域幅の相関図を用いて詳細に説明する。
本発明の方法を用いて例えばＮチヤネルMOS
トランジスタを形成するには、通常の熱酸化工
程、化学気相成長（CVD）工程フオト・エツチ
ング工程を経て、第１図ａに示すようにＰ−型シ
リコン（Si）基板１の活性領域２を覆う、下層に
例えば500〔Å〕程度の厚さの下敷き酸化膜３を有
する例えば1000〔Å〕程度の厚さの窒化シリコン
（Si3N4）パターン４を形成する。次いで例えば
加湿酸素（O2）中で熱酸化を行い、第１図ｂに
示すように耐酸化マスクであるSi3N4パターン４
に覆われていないP-型Si基板１の表面に、例え
ば5000〜6000〔Å〕程度の厚さのフイールド酸化
膜５を形成する。次いで例えば0.5（Torr）程度
の圧力を有する５〜10〔％〕程度のO2を含んだ４
ふつ化炭素（CF4）からなるエツチング・ガスを
流した平行平板形のリアクテイブ・イオンエツチ
ング装置内に於て、例えば13.56（ＭHz）の高周波
プラヅマにより活性化されたふつ素イオン
（F*）、酸素イオン（O*）、炭素イオン（C*）或
るいは３ふつ化炭素ラジカル（CF3 *）、２ふつ化
炭素ラジカル（CF2 *）、１ふつ化炭素ラジカル
（CF*）等により、前記Si3N4パターン４及び下敷
き酸化膜３をエツチング除去して、第１図ｃに示
すようにフイールド酸化膜５により分離された
P-型Si基板１面を表出せしめる。なお、該リア
クテイブ・イオンエツチングにより表出された
P-型Si基板１の活性領域２表層部には、前記イ
オン及びラジカルの衝撃により高密度に結晶欠陥
を保有する領域６が形成される。次いで該基板を
例えば５〔％〕程度の塩酸（HCl）ガスを混入し
たO2からなる反応ガス中で1100〔℃〕程度に所望
の時間加熱して、第１図ｄに示すように前記活性
領域２のP-型Si基板１面に、例えば500〔Å〕程
度の厚さのゲート酸化膜７を形成する。次いで該
基板を少なくとも650〜800〔℃〕程度まで冷却し
た後、前記反応ガスを窒素（N2）等の不活性ガ
スに切換え、同一装置内で該基板を例えば２〜10
〔℃／分〕程度の所望の昇温レートで、例えば
1100〔℃〕程度まで所望の回数繰り返えし昇温す
る。この昇温処理によりP-型Si基板１の表面の
不純物はP-型Si基板１の深部に吸収され（イン
トリンシツク・ゲツタリング効果）、第１図ｅに
示すように前記活性領域２を含むP-型Si基板１
面に幅（深さ）10〜70〔μｍ〕程度の無欠陥領域
（denuded zone）８が形成される。なお該昇温処
理により、前記ゲート酸化膜７の厚さは僅かに厚
くなる。又該昇温処理は無欠陥領域（denuded
zone）の所望品位、幅（深さ）に応じて１〔回〕
乃至繰返えし数〔回〕行われる。第２図は750
〔℃〕から1100〔℃〕まで種々の昇温勾配で昇温処
理を行つた際の、昇温レートＴ／ｔと無欠陥領域
の幅（深さ）Ｗの関係の一例をしたもので、この
図から前記昇温処理条件では10〜70〔μｍ〕程度
の幅の無欠陥領域８が形成されることが推察され
る。次いで第１図ｆに示すように通常のCVD法
を用いて該基板上に3000〜5000〔Å〕程度の厚さ
の多結晶Si層９′を堆積形成した後、通常のフオ
トエツチング法等により前記多結晶Si層９′の選
択エツチングを行つて、第１図ｇに示すようにゲ
ート酸化膜７上に多結晶SiからなるSiゲート電極
９を形成する。次いで該Siゲート電極９及びフイ
ールド酸化膜５をマスクとして活性領域２の無欠
陥領域８内に所望の条件でＮ型不純物イオンを注
入し、アニール処理を行つて、第１図ｈに示すよ
うに活性領域２の表面に例えば3000〜5000〔Å〕
程度の深さのN+型ソース・ドレイン領域10a及び
10bを形成する。そしてソース・ドレインの形成
が終つた後、図示しないが通常の方法に従つて絶
縁膜の形成、ソース・ドレイン配線の形成、カバ
ー膜の形成等がなされてMOSトランジスタが提
供される。
トランジスタを形成するには、通常の熱酸化工
程、化学気相成長（CVD）工程フオト・エツチ
ング工程を経て、第１図ａに示すようにＰ−型シ
リコン（Si）基板１の活性領域２を覆う、下層に
例えば500〔Å〕程度の厚さの下敷き酸化膜３を有
する例えば1000〔Å〕程度の厚さの窒化シリコン
（Si3N4）パターン４を形成する。次いで例えば
加湿酸素（O2）中で熱酸化を行い、第１図ｂに
示すように耐酸化マスクであるSi3N4パターン４
に覆われていないP-型Si基板１の表面に、例え
ば5000〜6000〔Å〕程度の厚さのフイールド酸化
膜５を形成する。次いで例えば0.5（Torr）程度
の圧力を有する５〜10〔％〕程度のO2を含んだ４
ふつ化炭素（CF4）からなるエツチング・ガスを
流した平行平板形のリアクテイブ・イオンエツチ
ング装置内に於て、例えば13.56（ＭHz）の高周波
プラヅマにより活性化されたふつ素イオン
（F*）、酸素イオン（O*）、炭素イオン（C*）或
るいは３ふつ化炭素ラジカル（CF3 *）、２ふつ化
炭素ラジカル（CF2 *）、１ふつ化炭素ラジカル
（CF*）等により、前記Si3N4パターン４及び下敷
き酸化膜３をエツチング除去して、第１図ｃに示
すようにフイールド酸化膜５により分離された
P-型Si基板１面を表出せしめる。なお、該リア
クテイブ・イオンエツチングにより表出された
P-型Si基板１の活性領域２表層部には、前記イ
オン及びラジカルの衝撃により高密度に結晶欠陥
を保有する領域６が形成される。次いで該基板を
例えば５〔％〕程度の塩酸（HCl）ガスを混入し
たO2からなる反応ガス中で1100〔℃〕程度に所望
の時間加熱して、第１図ｄに示すように前記活性
領域２のP-型Si基板１面に、例えば500〔Å〕程
度の厚さのゲート酸化膜７を形成する。次いで該
基板を少なくとも650〜800〔℃〕程度まで冷却し
た後、前記反応ガスを窒素（N2）等の不活性ガ
スに切換え、同一装置内で該基板を例えば２〜10
〔℃／分〕程度の所望の昇温レートで、例えば
1100〔℃〕程度まで所望の回数繰り返えし昇温す
る。この昇温処理によりP-型Si基板１の表面の
不純物はP-型Si基板１の深部に吸収され（イン
トリンシツク・ゲツタリング効果）、第１図ｅに
示すように前記活性領域２を含むP-型Si基板１
面に幅（深さ）10〜70〔μｍ〕程度の無欠陥領域
（denuded zone）８が形成される。なお該昇温処
理により、前記ゲート酸化膜７の厚さは僅かに厚
くなる。又該昇温処理は無欠陥領域（denuded
zone）の所望品位、幅（深さ）に応じて１〔回〕
乃至繰返えし数〔回〕行われる。第２図は750
〔℃〕から1100〔℃〕まで種々の昇温勾配で昇温処
理を行つた際の、昇温レートＴ／ｔと無欠陥領域
の幅（深さ）Ｗの関係の一例をしたもので、この
図から前記昇温処理条件では10〜70〔μｍ〕程度
の幅の無欠陥領域８が形成されることが推察され
る。次いで第１図ｆに示すように通常のCVD法
を用いて該基板上に3000〜5000〔Å〕程度の厚さ
の多結晶Si層９′を堆積形成した後、通常のフオ
トエツチング法等により前記多結晶Si層９′の選
択エツチングを行つて、第１図ｇに示すようにゲ
ート酸化膜７上に多結晶SiからなるSiゲート電極
９を形成する。次いで該Siゲート電極９及びフイ
ールド酸化膜５をマスクとして活性領域２の無欠
陥領域８内に所望の条件でＮ型不純物イオンを注
入し、アニール処理を行つて、第１図ｈに示すよ
うに活性領域２の表面に例えば3000〜5000〔Å〕
程度の深さのN+型ソース・ドレイン領域10a及び
10bを形成する。そしてソース・ドレインの形成
が終つた後、図示しないが通常の方法に従つて絶
縁膜の形成、ソース・ドレイン配線の形成、カバ
ー膜の形成等がなされてMOSトランジスタが提
供される。
上記実施例に示したように本発明の方法に於て
は活性領域の表層部に大きな幅（深さ）を有する
結晶欠陥のない領域即ち無欠陥領域（denuded
zone）が形成されるのでMISトランジスタ或る
いはキヤパシタ等はこの無欠陥領域内に形成され
る。
は活性領域の表層部に大きな幅（深さ）を有する
結晶欠陥のない領域即ち無欠陥領域（denuded
zone）が形成されるのでMISトランジスタ或る
いはキヤパシタ等はこの無欠陥領域内に形成され
る。
従つて本発明の方法によればMISトランジスタ
のVthや動作スピードの向上が図れ、又ダイナミ
ツク・メモリ素子等の記憶保持時間を延長させる
ことができる。
のVthや動作スピードの向上が図れ、又ダイナミ
ツク・メモリ素子等の記憶保持時間を延長させる
ことができる。
第１図ａ乃至ｈは本発明の一実施例に於ける工
程断面図で、第２図は昇温レートと無欠陥領域幅
の相関図である。 図に於て、１はP-型シリコン基板、２は活性
領域、３は下敷き酸化膜、４は窒化シリコン・パ
ターン、５はフイールド酸化膜、６は高密度に結
晶欠陥を保有する領域、７はゲート酸化膜、８は
無欠陥領域、９′は多結晶シリコン層、９はシリ
コン・ゲート電極、１０ａ及び１０ｂはN+型ソ
ース・ドレイン領域、Ｔ／ｔは昇温レート、Ｗは
無欠陥領域の幅（深さ）を示す。
程断面図で、第２図は昇温レートと無欠陥領域幅
の相関図である。 図に於て、１はP-型シリコン基板、２は活性
領域、３は下敷き酸化膜、４は窒化シリコン・パ
ターン、５はフイールド酸化膜、６は高密度に結
晶欠陥を保有する領域、７はゲート酸化膜、８は
無欠陥領域、９′は多結晶シリコン層、９はシリ
コン・ゲート電極、１０ａ及び１０ｂはN+型ソ
ース・ドレイン領域、Ｔ／ｔは昇温レート、Ｗは
無欠陥領域の幅（深さ）を示す。
Claims (1)
- １ 半導体基板を酸化性雰囲気中に於て加熱して
ゲート酸化膜となるべき酸化膜を形成する工程、
然る後、不活性雰囲気中に於て、２〜10℃／分の
昇温レートで650〜800℃の第１の温度からそれよ
り高い第２の温度まで所望の回数加熱して、該基
板の該酸化膜直下に所望の深さの無欠陥領域を形
成する工程を含む、ゲート酸化膜形成工程を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180281A JPS57207366A (en) | 1981-06-15 | 1981-06-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180281A JPS57207366A (en) | 1981-06-15 | 1981-06-15 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207366A JPS57207366A (en) | 1982-12-20 |
| JPH0516177B2 true JPH0516177B2 (ja) | 1993-03-03 |
Family
ID=14036745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9180281A Granted JPS57207366A (en) | 1981-06-15 | 1981-06-15 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207366A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3542189B2 (ja) | 1995-03-08 | 2004-07-14 | 株式会社ルネサステクノロジ | 半導体装置の製造方法及び半導体装置 |
| JP2000232222A (ja) | 1999-02-10 | 2000-08-22 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320862A (en) * | 1976-08-11 | 1978-02-25 | Hitachi Ltd | Production of semiconductor device |
-
1981
- 1981-06-15 JP JP9180281A patent/JPS57207366A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320862A (en) * | 1976-08-11 | 1978-02-25 | Hitachi Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207366A (en) | 1982-12-20 |
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