JPH0491463A - 半導体集積回路のパッケージ - Google Patents
半導体集積回路のパッケージInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路のパンケージに関し、特に半
導体集積回路への高周波ノイズの侵入を防止する半導体
集積回路のパッケージに関するものである。
導体集積回路への高周波ノイズの侵入を防止する半導体
集積回路のパッケージに関するものである。
第５図は従来の半導体集積回路のパッケージを示してお
り、図中５は、パッケージを構築する枠体６内に収納さ
れた半導体集積回路である。半導体集積回路５の周囲に
は、枠体６を貫通して延在した電源用のリードフレーム
１．入力信号線用の３本のリードフレーム２ａ、 ２ｂ
＋ ２ｃ、接地用のリードフレーム３．出力信号線用の
３本のリードフレーム４ａ＋ ４ｂ＋ ４ｃの各一端が
位置している。リードフレーム１．２ａ、 ２ｂ、 ２
ｃ、 ３．４ａ、 ４ｂ、 ４ｃの各端部と半導体集
積回路５の対応する各電極とは、インナーリード７ａ、
７ｂ、 ７ｃ、 ７ｄ、 ７ｅ、 ７ｆ、 ７ｇ、
７ｈにて接続されている。
り、図中５は、パッケージを構築する枠体６内に収納さ
れた半導体集積回路である。半導体集積回路５の周囲に
は、枠体６を貫通して延在した電源用のリードフレーム
１．入力信号線用の３本のリードフレーム２ａ、 ２ｂ
＋ ２ｃ、接地用のリードフレーム３．出力信号線用の
３本のリードフレーム４ａ＋ ４ｂ＋ ４ｃの各一端が
位置している。リードフレーム１．２ａ、 ２ｂ、 ２
ｃ、 ３．４ａ、 ４ｂ、 ４ｃの各端部と半導体集
積回路５の対応する各電極とは、インナーリード７ａ、
７ｂ、 ７ｃ、 ７ｄ、 ７ｅ、 ７ｆ、 ７ｇ、
７ｈにて接続されている。
ところで、外部から半導体集積回路５へ高周波ノイズが
入力されることを防止する必要があり、いろいろな高周
波ノイズ対策が施されている。第６図は、このような高
周波ノイズ対策の一例を示しており、図中１０は、第５
図に示すような構成を有する半導体集積回路のパンケー
ジである。リードフレーム１には電源用の信号線１１が
接続されており、リードフレーム２ａ、 ２ｂ、 ２ｃ
には入力信号線１２ａ、 １２ｂ、 １２ｃが夫々接続
している。また、リードフレーム３には接地用の信号線
１３が接続され、リードフレーム４ａ、 ４ｂ、 ４ｃ
には出力信号線１４ａ、 １４ｂ。
入力されることを防止する必要があり、いろいろな高周
波ノイズ対策が施されている。第６図は、このような高
周波ノイズ対策の一例を示しており、図中１０は、第５
図に示すような構成を有する半導体集積回路のパンケー
ジである。リードフレーム１には電源用の信号線１１が
接続されており、リードフレーム２ａ、 ２ｂ、 ２ｃ
には入力信号線１２ａ、 １２ｂ、 １２ｃが夫々接続
している。また、リードフレーム３には接地用の信号線
１３が接続され、リードフレーム４ａ、 ４ｂ、 ４ｃ
には出力信号線１４ａ、 １４ｂ。
１４ｃが夫々接続している。各入力信号＆１１２ａ、１
２ｂ。
２ｂ。
１２ｃには、高周波ノイズ対策用のフェライトコア１５
ａ、 １５ｂ、 １５ｃが夫々取付けられている。そし
て、外部から高周波ノイズが各入力信号線１２ａ、 １
２ｂ、 １２ｃに侵入した場合に、各フェライトコア１
５ａ、 １５ｂ、 １５ｃが各入力信号線１２ａ、 １
２ｂ、 １２ｃのインピーダンスを上昇させるので、各
入力信号線１２ａ、 １２ｂ、 １２ｃに侵入した高周
波ノイズは減衰する。
ａ、 １５ｂ、 １５ｃが夫々取付けられている。そし
て、外部から高周波ノイズが各入力信号線１２ａ、 １
２ｂ、 １２ｃに侵入した場合に、各フェライトコア１
５ａ、 １５ｂ、 １５ｃが各入力信号線１２ａ、 １
２ｂ、 １２ｃのインピーダンスを上昇させるので、各
入力信号線１２ａ、 １２ｂ、 １２ｃに侵入した高周
波ノイズは減衰する。
上述したように、従来の高周波ノイズ対策は、半導体集
積回路のパッケージの外部において入力信号線にフェラ
イトコアを設けることとしている。
積回路のパッケージの外部において入力信号線にフェラ
イトコアを設けることとしている。
従って、小型システム化を実現するためにはフェライト
コアが占める面積を極力小さくする必要がある。ところ
が、フェライトコアは微細加工が困難であるので、従来
の高周波ノイズ対策ではシステムの小型化を達成するこ
とができないという問題点がある。
コアが占める面積を極力小さくする必要がある。ところ
が、フェライトコアは微細加工が困難であるので、従来
の高周波ノイズ対策ではシステムの小型化を達成するこ
とができないという問題点がある。
本発明はこのような問題点を解決するためになされたも
のであり、高周波ノイズの半導体集積回路への侵入を防
ぐと共にシステムの小型化が可能である半導体集積回路
のパッケージを提供することを目的とする。
のであり、高周波ノイズの半導体集積回路への侵入を防
ぐと共にシステムの小型化が可能である半導体集積回路
のパッケージを提供することを目的とする。
本発明に係る半導体集積回路のパンケージは、入力信号
用のリードフレームの少なくとも１本に、高周波ノイズ
を防止するような磁化特性、つまり高周波ノイズによっ
て透磁率が減少するような磁化特性を持つアモルファス
層を、リードフレームを取り巻くように設けてあること
を特徴とする。
用のリードフレームの少なくとも１本に、高周波ノイズ
を防止するような磁化特性、つまり高周波ノイズによっ
て透磁率が減少するような磁化特性を持つアモルファス
層を、リードフレームを取り巻くように設けてあること
を特徴とする。
本発明の半導体集積回路のパッケージにあっては、アモ
ルファス層が設けられているリードフレームに高周波ノ
イズが侵入した場合、アモルファス層の透磁率が減少す
る。そうすると、リードフレームのインピーダンスが増
加し、高周波ノイズは減衰する。
ルファス層が設けられているリードフレームに高周波ノ
イズが侵入した場合、アモルファス層の透磁率が減少す
る。そうすると、リードフレームのインピーダンスが増
加し、高周波ノイズは減衰する。
以下、本発明をその実施例を示す図面に基づいて具体的
に説明する。
に説明する。
第１図は、本発明の一実施例を示しており、第２図は第
１図における各入力信号線用のリードフレーム２ａ、
２ｂ、 ２ｃの断面図である。図中５は、パッケージを
構築する枠体６内に収納された半導体集積回路である。
１図における各入力信号線用のリードフレーム２ａ、
２ｂ、 ２ｃの断面図である。図中５は、パッケージを
構築する枠体６内に収納された半導体集積回路である。
半導体集積回路５の周囲には、枠体６を貫通して延在し
た電源用のリードフレーム１．入力信号線用のの３本の
リードフレーム２ａ＋２ｂ、 ２ｃ、接地用のリードフ
レーム３．出力信号線用の３本のリードフレーム４ａ、
４ｂ、 ４ｃの各一端が位置決している。リードフレ
ーム１ 、２ａ、 ２ｂ、 ２ｃ。
た電源用のリードフレーム１．入力信号線用のの３本の
リードフレーム２ａ＋２ｂ、 ２ｃ、接地用のリードフ
レーム３．出力信号線用の３本のリードフレーム４ａ、
４ｂ、 ４ｃの各一端が位置決している。リードフレ
ーム１ 、２ａ、 ２ｂ、 ２ｃ。
３、４ａ＋ ４ｂ、 ４ｃの各端部と半導体集積回路５
の対応する各電極とは、インナーリード７ａ＋ ７ｂ＋
７ｃ＋７ｄ、 ７ｅ、 ７ｆ、 ７ｇ、 ７ｈにて接
続されでいる。
の対応する各電極とは、インナーリード７ａ＋ ７ｂ＋
７ｃ＋７ｄ、 ７ｅ、 ７ｆ、 ７ｇ、 ７ｈにて接
続されでいる。
入力信号線用の各リードフレーム２ａ＋ ２ｂ、２ｃに
は、枠体６内の領域において、各リードフレーム２ａ、
２ｂ、 ２ｃを取り巻くような態様にて、高周波ノイ
ズを防止することが可能である磁化特性、つまり高周波
ノイズによって透磁率が減少するような磁化特性を有す
る鉄系のアモルファスＪｉ８ａ、 ８ｂ。
は、枠体６内の領域において、各リードフレーム２ａ、
２ｂ、 ２ｃを取り巻くような態様にて、高周波ノイ
ズを防止することが可能である磁化特性、つまり高周波
ノイズによって透磁率が減少するような磁化特性を有す
る鉄系のアモルファスＪｉ８ａ、 ８ｂ。
８ｃが設けられている。各リードフレーム２ａ、 ２ｂ
。
。
２ｃとアモルファス層８ａ、 ８ｂ、 ８ｃとの間には
、両者の導通を防ぐための絶縁物９ａ、 ９ｂ、 ９ｃ
が介在されている。 ＣＶＤ法、スパッタ法、蒸着法
、メツキ法またはアモルファス薄帯を巻く方法等によっ
て、このようなアモルファス層を各リードフレーム２ａ
。
、両者の導通を防ぐための絶縁物９ａ、 ９ｂ、 ９ｃ
が介在されている。 ＣＶＤ法、スパッタ法、蒸着法
、メツキ法またはアモルファス薄帯を巻く方法等によっ
て、このようなアモルファス層を各リードフレーム２ａ
。
２ｂ、 ２ｃに設けることができる。
次に、動作について説明する。各リードフレーム２ａ、
２ｂ、 ２ｃに高周波ノイズが侵入すると、各アモル
ファス層８ａ＋ ８ｂ＋ ８ｃの透磁率が減少する。こ
の結果、各リードフレーム２ａ、 ２ｂ ２ｃのイン
ピーダンスが増加して、侵入した高周波ノイズは減衰す
る。本発明では、このようにしてパッケージの内部にお
いて、高周波ノイズ対策を施すことができるので、フェ
ライトコア等のような対策部品をパッケージ外に設ける
必要がない。
２ｂ、 ２ｃに高周波ノイズが侵入すると、各アモル
ファス層８ａ＋ ８ｂ＋ ８ｃの透磁率が減少する。こ
の結果、各リードフレーム２ａ、 ２ｂ ２ｃのイン
ピーダンスが増加して、侵入した高周波ノイズは減衰す
る。本発明では、このようにしてパッケージの内部にお
いて、高周波ノイズ対策を施すことができるので、フェ
ライトコア等のような対策部品をパッケージ外に設ける
必要がない。
なお、上述の実施例では、各リードフレーム２ａ＋２ｂ
、 ２ｃの枠体６内の領域に、各アモルファス層８ａ＋
８ｂ、 ８ｃを設けているが、このアモルファス層８ａ
。
、 ２ｃの枠体６内の領域に、各アモルファス層８ａ＋
８ｂ、 ８ｃを設けているが、このアモルファス層８ａ
。
８ｂ、 ８ｃを設ける位置は、各リードフレーム２ａ＋
２ｂ＋２０の任意の位置であって良い。前述の実施例
とはアモルファス層８ａ、 ８ｂ、 ８ｃの設置位置が
異なる本発明の別の実施例を第３図に示す。
２ｂ＋２０の任意の位置であって良い。前述の実施例
とはアモルファス層８ａ、 ８ｂ、 ８ｃの設置位置が
異なる本発明の別の実施例を第３図に示す。
また、上述の実施例では、各リードフレーム２ａ２ｂ、
２ｃと各アモルファス層８ａ、 ８ｂ、 ８ｃとの間
に絶縁物９ａ、 ９ｂ、 ９ｃを介在させているが、使
用するアモルファスの特性によっては、つまり使用する
アモルファスが低導電性である場合には、第４図に示す
ように、各リードフレーム２ａ＋ ２ｂ＋ ２ｃを直接
各アモルファス層８ａ、 ８ｂ、 ８ｃが取り巻くよう
にすることも可能である。
２ｃと各アモルファス層８ａ、 ８ｂ、 ８ｃとの間
に絶縁物９ａ、 ９ｂ、 ９ｃを介在させているが、使
用するアモルファスの特性によっては、つまり使用する
アモルファスが低導電性である場合には、第４図に示す
ように、各リードフレーム２ａ＋ ２ｂ＋ ２ｃを直接
各アモルファス層８ａ、 ８ｂ、 ８ｃが取り巻くよう
にすることも可能である。
更に、上述の実施例では、入力信号線用のすべてのリー
ドフレーム２ａ、 ２ｂ、 ２ｃにアモルファス層８ａ
、 ８ｂ、 ８ｃを設けることとしたが、これに限らず
、入力信号線用の少なくとも１本のリードフレームに高
周波ノイズ対策用のアモルファス層を設ける場合には、
同様の効果を奏する。
ドフレーム２ａ、 ２ｂ、 ２ｃにアモルファス層８ａ
、 ８ｂ、 ８ｃを設けることとしたが、これに限らず
、入力信号線用の少なくとも１本のリードフレームに高
周波ノイズ対策用のアモルファス層を設ける場合には、
同様の効果を奏する。
以上詳述したように、本発明の半導体集積回路のパッケ
ージでは、リードフレームに高周波ノイズ対策用のアモ
ルファス層を設けることとしたので、高周波ノイズの半
導体集積回路への侵入を防止できると共に、従来パンケ
ージの外部に設けていたフェライトコア等の高周波ノイ
ズ防止用の部品を設ける必要がなく、システムの小型化
を実現できるという効果がある。
ージでは、リードフレームに高周波ノイズ対策用のアモ
ルファス層を設けることとしたので、高周波ノイズの半
導体集積回路への侵入を防止できると共に、従来パンケ
ージの外部に設けていたフェライトコア等の高周波ノイ
ズ防止用の部品を設ける必要がなく、システムの小型化
を実現できるという効果がある。
第１図は本発明の半導体集積回路の一実施例を示す平面
図、第２図は第１図における入力信号線用のリードフレ
ームの断面図、第３図は本発明の別の実施例を示す平面
図、第４図は本発明の別の実施例における入力信号線用
のリードフレームの断面図、第５図、第６図は従来例を
示す平面図である。 ２ａ、 ２ｂ、 ２ｃ・・・入力信号線用のリードフレ
ーム５・・・半導体集積回路 ８ａ、 ８ｂ、 ８ｃ・
・・アモルファス層 ９ａ、 ９ｂ、 ９ｃｍ絶縁物 なお、図中、同一符号は同一、又は相当部分を示す。
図、第２図は第１図における入力信号線用のリードフレ
ームの断面図、第３図は本発明の別の実施例を示す平面
図、第４図は本発明の別の実施例における入力信号線用
のリードフレームの断面図、第５図、第６図は従来例を
示す平面図である。 ２ａ、 ２ｂ、 ２ｃ・・・入力信号線用のリードフレ
ーム５・・・半導体集積回路 ８ａ、 ８ｂ、 ８ｃ・
・・アモルファス層 ９ａ、 ９ｂ、 ９ｃｍ絶縁物 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）半導体集積回路と外部信号線とを接続するリード
フレームを備えた半導体集積回路のパッケージにおいて
、 前記外部信号線から入力される高周波ノイズによって透
磁率が減少するアモルファス層を、前記リードフレーム
に設けてあることを特徴とする半導体集積回路のパッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206262A JPH0491463A (ja) | 1990-08-01 | 1990-08-01 | 半導体集積回路のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206262A JPH0491463A (ja) | 1990-08-01 | 1990-08-01 | 半導体集積回路のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491463A true JPH0491463A (ja) | 1992-03-24 |
Family
ID=16520418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206262A Pending JPH0491463A (ja) | 1990-08-01 | 1990-08-01 | 半導体集積回路のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0491463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7636181B2 (en) | 2003-12-12 | 2009-12-22 | Ricoh Company, Ltd. | Image reading apparatus and image forming apparatus |
| US7638870B2 (en) | 2005-07-22 | 2009-12-29 | Marvell International Ltd. | Packaging for high speed integrated circuits |
-
1990
- 1990-08-01 JP JP2206262A patent/JPH0491463A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7636181B2 (en) | 2003-12-12 | 2009-12-22 | Ricoh Company, Ltd. | Image reading apparatus and image forming apparatus |
| US7638870B2 (en) | 2005-07-22 | 2009-12-29 | Marvell International Ltd. | Packaging for high speed integrated circuits |
| US7884451B2 (en) | 2005-07-22 | 2011-02-08 | Marvell World Trade Ltd. | Packaging for high speed integrated circuits |
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