JPH04879A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、−画素毎のリセットにおける消費電流を低
減させるようにした、　電荷変調素子（Ｃｈａｒｇｅ　
Ｍｏｄｕｌａｔｉｏｎ　Ｄｅｖｉｃｅ　：以下ＣＭＤと
略称する）を画素として用いた固体撮像装置に関する。

〔従来の技術〕

従来、ＭＩＳ型受光受光積部を有し、且つ内部増幅機能
を有する受光素子の一つとしてＣＭＤが知られている。

このＣＭＤは、半導体層の表面に、該表面と平行にソー
ス・ドレイン電流が流れるようにソース領域及びドレイ
ン領域を形成し、該ソース・ドレイン領域間の半導体層
の表面に絶縁層を介してゲート電極を設けて構成されて
いる。

かかるＣＭＤを画素として用い、これをマトリクス状に
配列してなる固体撮像装置が提案されている。この固体
撮像装置における画素選択方式には、ドレイン・ゲート
選択方式、ソース・ゲート選択方式及びソース・ドレイ
ン選択方式の３つの選択方式があり、そのうちソース・
ゲート選択方式がアレイ面積の縮小化の点で最も有望と
されている。

ソース・ゲート選択方式を用いてソースフォロワ−読み
出し構成としたＣＭＤ固体撮像装置に関しては、例えば
特開昭６１−１３６３８８号、特開昭６１−２４５６７
７号において本件発明者らにより提案がなされている。

また画素毎の蓄積時間を一定にするため、一画素毎にリ
セットを行うように構成した画素順次読み出しリセット
方式の固体撮像装置は、例えば特開昭６０−２２０６７
４号において、本件発明者らにより開示されている。

次に、かかる一画素毎にリセットを行う従来のＣＭＤ固
体撮像装置を、第４図に示した回路構成図に基づいて説
明する。各画素を構成するＣＭＤｌｏｌ−１１，１０１
−１２，−・・・・１０１０ｌ−はマトリクス状に配列
し、その各ドレインには共通にビデオ電圧ｖ０（〉０）
を印加する。Ｘ方向に配列された各行のＣＭＤ群のゲー
ト端子は、行ライン１０２−１．１０２−２゜・・・・
・１０２−ｍにそれぞれ接続し、Ｙ方向に配列されたＣ
ＭＤ群のソース端子は、列ライン１０３−１．１０３−
２．・・・・・・１０３−ｎにそれぞれ接続する。　列
ライン１０３−１．１０３−２．−−・・１０３−ｎは
、それぞれ列選択用トランジスタ１０４−１．１０４−
２．−・・−・−１０４−ｎ及び反選択用トランジスタ
１０５−１．１０５−２．・・・・・−１０５−ｎを介
して、ビデオライン１０６及び電圧Ｖ（≧Ｏ）が印加さ
れたライン１０７にそれぞれ共通に接続する。ビデオラ
イン１０６は負荷抵抗１０Ｂを介して接地し、その負荷
抵抗１０８とビデオライン１０６との接続点から出力端
子１０９を経て信号を読み出すようにしている。

また、行ライン１０２−１．１０２−２．・・・・・・
１０２１は垂直走査回路１１０に接続して、それぞれ信
号φ、１゜φ。８９６．・・、φ。、を印加し、列選択
用トランジスタ１０４−１．１０４−２．−−−・−・
１０４−ｎ及び反選択用トランジスタ１０５−１．１０
５−２．・・・・・・１０５−ｎのゲート端子は、水平
走査回路１１１に接続して、それぞれ水平走査信号φ３
Ｉ、φｍｌ＋・・・・・φｈ及び各々の反転信号を印加
する。なお、各ＣＭＤは同一基板上に形成し、その基板
には基板電圧Ｖ−ｂ（＜０）を印加している。

また信号読み出し出力端子１０９には、オンチップ回路
あるいは外部回路により、可変のソース電圧Ｖ、が印加
されるようになっている。

第５図は、第４図に示す固体撮像装置の動作を説明する
ための信号波形図である０行ライン１０２１、１０２−
２．・・・・・１０２−ｍに印加する行選択ゲート印加
信号φＧｌ＋　　φＧ意、・・・・・φ。、は、蓄積ゲ
ートレベルと小さい振幅の読み出しゲート電圧ｖ１．よ
りなり、一つの行ラインの走査期間Ｌｍ及び次の行ライ
ンの水平走査に移るまでの水平ブランキング期間ｔｌＬ
はｖｌ、の値になるように設定されている。

更に水平ブランキング期間ｔｌＬにおいて、読み出し行
ライン以外の行ラインには、偽信号抑圧のためＶｌｒの
近傍の電圧を印加し、読み出し時に不必要な正孔を基板
に掃き出すようにしている。

また、列選択用トランジスタ１０４−１．１０４−２．
・・・・・・１０４−ｎのゲート端子に印加する水平走
査信号φ８１゜ｄ　ｓｔ＋”””＃ｓａは、列う４７１
０３−Ｌ　１０３−２．−−−−−１０３−ｎを選択す
るための信号で、低レベルは列選択用トランジスタ１０
４−１．１０４−２．−−−−−−１０４−ｎをオフ、
反選択用トランジスタ１０５−１．１０５−２．−１−
−−・１０５−ｎをオン、高レベルは列選択用トランジ
スタをオン、反選択用トランジスタをオフする電圧値に
なるように設定する。またソース電圧パルス列Ｖ、は、
一画素毎の読み出し、リセットを行うために出力端子１
０９に印加するパルス列である。

次に第５図の信号波形図に基づいて上記固体撮像装置の
動作を説明する。水平走査回路１１１がらφｆｌ＋　　
φｓｔ、φｓ３が、順次ソース列ライン選択用トランジ
スタ１０４−１．１０４−２．・・・・・・１０４−ｎ
のゲートに印加されると、ゲート電圧■、１が印加され
たゲート行ライン（第５図においては行ライン１０２−
１　）に接続されているＣＭＤ画素のソース電流が順次
出力端子１０９より読み出される。読み出しの時刻は、
第５図においてＬ＋、ｔｔ、ｔｓで示されており、その
時のソース電圧パルス列Ｖ、の電位は０■となっている
。

一画素が読み出された直後で、選択用トランジスタ１０
４−１．１０４−２＋”・”４０４−ｎがオン状態とな
っている状態において、次いで出力端子１０９に負の電
圧ＶＳｔが印加される。電圧ＶＳ＋の値は、読み出しゲ
ート電圧ｖ１、程度の電圧であり、蓄積ゲート電圧より
は正の方向の電位となっている。この負のソース電圧Ｖ
Ｓ＋が印加されることにより、読み出しゲート電圧にあ
るＣＭＤ画素は、表面伝導モードとなり正孔は基板に掃
き出される。この動作により、読み出しゲート電圧Ｖ　
ｊｒが印加された行ラインの一画素のＣＭＤのみがリセ
ットされる。

そのリセット動作時刻を　ｔ＋’、　　Ｔ−ｚ　　、　
　Ｌｘ’で示している。

このようにして、ＣＭＤ固体撮像装置における画素順次
読み出しリセット動作が終了し、光発生正孔蓄動作に移
る。以下同様にして順次各画素の信号が読み出され、１
フイールドのビデオ信号が得られる。

〔発明が解決しようとする課題〕

ところで、従来の画素順次読み出しリセット方式の固体
撮像装置においては、各画素のリセット時に、ソース電
位■３は負の電位ＶＳ＋に遷移し、読み出しゲート電位
にある画素ＣＭＤは表面伝導モードとなる。その結果、
一画素リセット時には１〜１０ｍＡの電流が流れる０画
素の信号読み出し電流は数１０μＡ程度であるため、Ｃ
ＭＤ受光部内の消費電流はリセット電流等で決まること
になり、したがって画素的消費電流の低減には、リセッ
ト時の電流を下げる必要があるという問題点があった。

本発明は、従来の画素順次読み出しリセット方式の固体
撮像装置における上記問題点を解消するためになされた
もので、画素リセット時のソース電流を低減できるよう
にした画素順次読み出しリセット方式のＣＭＤ固体撮像
装置を提供することを目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、ＣＭＤ画素を多数マトリクス状
に配列したアレイと、該アレイの各画素をソース・ゲー
ト選択方式により順次選択して出力信号を読み出す走査
手段とを備えた固体撮像装置において、各画素の読み出
し後ソース列ラインに蓄積ゲート電位より大きく、読み
出し電位近傍の電位よりも低い負電位を印加して各画素
のリセットを行う画素順次読み出しリセット手段と、該
画素順次読み出しリセット手段によるソース列ラインへ
の負電位印加と同期して、ドレイン列ラインにもソース
列ラインに印加される前記負電位とほぼ同電位の負電位
を印加する手段とを設けて構成するものである。

このように画素順次読み出しリセット手段によるソース
列ラインへの負電位印加と同期して、ドレイン列ライン
に、ソース列ラインに印加される前記負電位とほぼ同電
位の負電位を印加することにより、ソース・ドレイン電
圧を等電位にしてソース−ドレイン電流が流れないよう
にする。これにより画素毎のリセット時の消費電流を低
減することが可能となる。

〔実施例〕

次に実施例について説明する。第１図は、本発明に係る
ＣＭＤを画素としてマトリクス状に配列して用いた固体
撮像装置の一実施例を示す平面図である。この実施例は
、本件発明者らが先に特開昭６１−１５６３９９号にお
いて開示した固体撮像装置に、本発明を適用したもので
ある。

第１図において、１はこの固体撮像装置の受光部を示し
、この受光部１の行方向にはポリシリコン等で形成され
たゲート行ライン２Ａ、２Ｂ、２Ｃ，２Ｄ、・・・・・
が設けられている。上記各ゲート行ラインはそれぞれゲ
ート配線３Ａ、３Ｂ、３Ｃ。

３Ｄ、・・・・・を介して垂直選択回路４に接続されて
いる。５Ａ、５Ｂ、５Ｃ，５Ｄ、５Ｂ、・・・・・は受
光部１の列方向に形成された絶縁分離層である。

該絶縁分離層５Ａ、５Ｂ、５Ｃ，５Ｄ、５Ｅ、・・・・
・は、溝掘り法によって半導体に溝を掘り、この溝の内
部にＳｉｎｇ等の絶縁物を詰め込み堆積することによっ
て形成されている＊　６−１１＋　　６−１ｆｆｉ＋・
・・・・、６−□、６−０．・・・・・＋　　６−３１
．６−３！＋・・・・・６−４１＋　６−４ｔ＋　’・
・・・・は、上記ゲート行ライン２Ａ。

２Ｂ、・・、・・の下方に形成されている受光ゲーＨ１
域で、前記絶縁分離層５Ａ、５Ｂ、・・・・・によって
分離されている。

上記絶縁分離層５Ａ、５Ｂ、・・・・・を形成し、次い
でゲート行うイン２Ａ、２Ｂ、・・・・・を形成した後
、ソース・ドレイン拡散層７がイオン注入法を用いて形
成される。８Ａ、８Ｂ、８Ｃ，８Ｄ、８Ｅ、・・・・・
は受光部１の列方向に形成したソース列ラインであり、
このソース列ライン８Ａ、・・・・・８Ｅ、・・・・・
には、前記ソース・ドレイン拡散層７のソース部とコン
タクトを取るための突出電極部が形成されており、該電
極部の下方にはコンタクト穴９が開孔されていて、該コ
ンタクト穴９を介してＡＩ等を用いてコンタクトが形成
されている。更に、上記ソース列ライン８Ａ、８Ｂ、８
Ｃ，８Ｄ。

ＢＥ、・・・・・には、それぞれソース配線１０Ａ、Ｉ
ＯＢ。

１０Ｃ，ＩＯＤ、ＩＯＥ、・・・・・を介して水平選択
回路１１が接続されている。　１２は上記受光ゲート領
域６−０゜６−１！＋・・・・・・からの読み出し信号
を逐次出力する出力信号ラインである。なお水平選択回
路１１においては、各ソース配線は、第４図に示した従
来例と同様に、水平走査パルスにより駆動される、図示
しない選択用トランジスタを介して出力信号ライン１２
に接続されるようになっている。

１３Ａ、１３Ｂ、１３Ｃ，１３Ｄ、１３Ｅ、、、・、・
は上記ソース列ラインと同様に列方向に形成したドレイ
ン列ラインであり、このドレイン列ラインには上記ソー
ス・ドレイン拡散層７のドレイン部とコンタクトを取る
ための突出電極部が形成されており、該電極部の下方に
はコンタクト穴１４が開孔されていて、該コンタクト穴
１４を介して＾１等を用いてコンタクトが形成されてい
る。更に、上記ドレイン列ライン１３Ａ、１３Ｂ、１３
Ｃ，１３Ｄ、１３Ｅ、・・・・・はドレイン配線１５Ａ
、１５Ｂ、・・・・・を介してドレインバイアス回路１
６に接続されている。

なお、上記ゲート行ライン２Ａ、２Ｂ、・・・・・ソー
ス列ライン８Ａ、８Ｂ、・・・・・及びドレイン列ライ
ン１３Ａ、１３Ｂ、・・・・・等は互いに絶縁層によっ
て電気的に分離されている。

そして上記のような構成によって、例えばソース・ドレ
イン拡散層７で形成されているソース部Ｓは、２つの受
光ゲート領域６−ｚｓ＋　　６−ｓｓの共通のソース部
を構成し、またソース・ドレイン拡散層７で形成されて
いるドレイン部りは、２つの受光ゲート領域６−ｓｓ、
　　６−ａｓの共通のドレイン部を構成するようになっ
ている。したがって、例えば第１図において一点鎖線で
囲んだ画素セル１７．１８が、等価的な隣接する単位画
素を構成している。

第２図＾及び第２ＣＢ）は、第１図で示した固体撮像装
置におけるｘ−ｘ’矢視断面図、及びＹ−Ｙ’矢視断面
図を示す、なお、上記第１図に示した部材と同一の部材
には同一の符号を付記して説明は省略する。

第２図＾及び第２田）において、まず画素ＣＭＤをｎチ
ャネルＣＭＤで構成した場合におけるデバイスの構造、
パラメータ等について説明する。同図において、２１は
Ｐ−型＜１００＞の基板であり、この基板２１の濃度は
約１０′！〜１０”ｃｍ−”の範囲である。

２２は基板２１上にエピタキシャル法等により堆積した
ｎ−型エピタキシャル層であり、ｎ−型エピタキシャル
層２２の厚さは約５〜１０μｍ程度で、その濃度は約Ｉ
　Ｘｌ０１３〜５　ＸＩＯ”Ｃ１１−’程度である。

上記ｎ−型エピタキシャル層２２の表面には、ソース領
域又はドレイン領域の形成が予定される浅いｎ゛型ソー
ス・ドレイン拡散層７が形成されており、このソース・
ドレイン拡散層７をそのまま用いてｎ０型ソース領域２
３及びｎ９型ドレイン領域２４を形成する。この場合、
上記ｎ゛型ソース領域２３及びｎ゛型ドレイン領域２４
は、後述するゲート電極を有するゲート行ライン２Ａ、
２Ｂ、・・・・・に対して自己整合的に形成されている
。上記ｎ。

型ソース領域２３及びｎ“型ドレイン領域２４の拡散の
深さは約０．５．ｕｍ以下である。２５は上記ｎ−型エ
ピタキシャル層２２の表面に形成したゲート絶縁膜であ
り、その厚さは約２００〜１０００人程度である。

上記ゲート絶縁膜２５上に形成したゲート電極を有する
ゲート行ライン２Ａ、２Ｂ、・・・・・に対して、上記
ｎ４型ソース領域２３及びｎ゛型ドレイン領域２４が自
己整合的に形成されている。２６は上記ゲート絶縁膜２
５上に形成した層間絶縁膜であり、この層間絶縁膜２６
上には絶縁膜２７が形成され、更にその上には保護膜２
８が形成されている。

このような構成によれば、各ソース部及びドレイン部が
、隣接する２つの画素セルに共通に用いられることにな
るので、単位画素当たりの面積を約１／２に縮小するこ
とができる。また画素ＣＭＤにおいては、ソース、ある
いはドレイン拡散層７が各画素の信号蓄積ゲート部の電
気的なアイソレーシヨンにもなるので、上下の行方向に
形成する溝掘り法等による絶縁分離層が不要となり、単
位画素当たりの面積の縮小に寄与している。したがって
画素セル１７．１８等は、約５ｐｍＸ５μｍ程度あるい
はそれ以下にすることが可能であり、単位画素の縮小化
が容易に実現できる構成のものである。

次に、この固体撮像装置の動作を、第３図へ〜■の信号
波形図に基づいて説明する。第３図へ〜０は、上記垂直
選択回路４から上記各ゲート行ライン２Ａ、２Ｂ、２Ｃ
に印加する読み出し信号φ。１゜φＧ冨、φ。、をそれ
ぞれ表す波形図であり、また第３図の）〜［Ｆ］は上記
水平選択回路１１力・ら上記各゛ノース列ライン８Ｂ、
８Ｃ，８Ｄを選択するために印加される水平選択パルス
信号φ３１＋　　φ、！、φ３．を表す波形図である。

また第３図Ｃ）〜（１１番よ、上８己ドレインバイアス
回路１６から上記各ドレイン列ライン５Ｂ、５Ｃ，５Ｄ
を選択するために印加されるドレインライン選択）＜Ｊ
レス信号φ。１．φ９！、　　φＤ３であり、さらに第
３図町は、水平選択回路ｌｌ中でソース列ラインＩＯＡ
、ＩＯＢ、・・・・・と図示しなし）選択用トランジス
タを介して接続される出力信号ライン１２に与えられる
ソース部くイアスノ寸ルス信号■３であり、また第３図
頭は、前記ドレイン部くイアス回路１６中においてドレ
イン列ライン５Ａ、５Ｂ。

００．・・・と図示しない選択用トランジスタを介して
接続されるドレイン部くイアスライン２０に与えられる
、ドレインライン選択くｌレス信号■、である。

次に第３図へ〜■に示した各信号波形図に基づいて、読
み出し及びリセット動作につ（１て説明する。水平選択
回路１１において水平選択）々ルス信号φ３３．φ８８
．φ、３が順次ソースライン選択用トランジスタ（図示
せず）のゲートに印加されると、読み出しゲートレベル
■、ｒが印加されたゲート行ライン（第３図においては
ゲート行ライン２Ａ）に接続されているＣＭＤ画素のソ
ース電流が、順次出力信号ライン１２より読み出される
。読み出しの時刻は、第３図Ｇ）１〜罰においてＬ　ｌ
＋　　ｔ　：、ｔｓで不されており、その時のソースバ
イアスパルス信号■、の電位は、Ｏｖとなっている。ま
たドレインバイアス回路１６から、水平選択パルス信号
φ３１゜φ３８．φ８．に同期して、ドレインライン選
択パルス信号φ１．φ−：、φ酔３が、順次ドレインラ
イン選択用トランジスタ（図示せず）のゲートに印加さ
れ、ソース電流が読み出される間は、ドレインバイアス
ライン２０からのドレインバイアスパルス信イ 号■、によりドレイン電圧■、■が印加される。

一画素が読み出された直後で、ソース及びドレインライ
ン選択用トランジスタがオン状態になっている状態にお
いて、次に、出力信号ライン１２には、ソースバイアス
パルス信号■、の負の電圧ＶＳ１が印加される。■８．
の値は、読み出しゲート電位■１．程度の電圧であり、
蓄積ゲート電位よりは正の方向の電位となっている。こ
の負のソース電圧ＶＳ＋が印加されることにより、読み
出しゲート電位■、ｒにあるＣＭＤ画素は、表面伝導モ
ードとなり正孔は基板に掃き出される。その時、ソース
バイアスパルス信号ｖｓの負の電位Ｖ□に同期して同時
に、ドレインバイアスライン２０にも同じ負の電位■□
（＝Ｖｓ＋）が印加される。

以上の動作により、読み出しゲート電位■、ｒが印加さ
れたゲート行ラインの一画素のＣＭＤのみかりセットさ
れる。その時刻を第３図の）〜［Ｆ］において　ｔ、ｒ
　、　　　、ｌ　、５＋で示している。このようにして
、ＣＭＤ固体撮像装置における画素順次読み出しリセッ
ト動作が実現されるが、本発明においては、リセット期
間には、上記のようにソース及びドレイン電位は等電位
になるため、ライン充放電電流以外のソースからドレイ
ンへ流れる電流はな（なることになる、したがってリセ
ット時における消費電流は大幅に低減することができる
。

上記実施例では、ＮチャネルＣＭＤを画素として用いた
固体撮像装置を示したが、本発明は、極性を変えること
により、Ｐチャネルデバイスにも適用可能である。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、ＣＭＤ画素の蓄積電荷のリセット動作を行う際に、ラ
イン充放電電流以外の電流は流れないため、従来の固体
撮像装置に比べて低消費電力化を図ることができる。

【図面の簡単な説明】

第１図は、本発明に係る固体撮像装置の〜実施例を示す
平面図、第２図＾、　（Ｂ）は、第１図のＸ−Ｘ′及び
Ｙ−Ｙ’線に沿う断面図、第３図へ〜■は、第１図に示
した固体撮像装置の動作を説明するための信号波形図、
第４図は、従来のＣＭＤ固体撮像装置を示す回路構成図
、第５図は、第４図に示した固体撮像装置の動作を説明
するための信号波形図である。 図において、１は受光部、２Ａ、２Ｂ、・・・・・はゲ
ート行ライン、３Ａ、３Ｂ、・・・・・はゲート配線、
４は垂直選択回路、５Ａ、５Ｂ、・・・・・は絶縁分離
層、６−１１＋　　６−１寡、・・・・・受光ゲート領
域、７はソース・ドレイン拡散層、８Ａ、８Ｂ、・・・
目はソース列ライン、ＩＯＡ、ＩＯＢ、・・・・・はソ
ース配線、１１は水平選択回路、１２は出力信号ライン
、１３Ａ、１３Ｂ。 ・・・・・・はドレイン列ライン、１５Ａ、１５Ｂ、・
・・・・はドレイン配線、１６はドレインバイアス回路
、２ｏはドレインバイアスラインを示す。 特許出願人　オリンパス光学工業株式会社第２図 （Ａ） （Ｂ） 第５図

Claims (1)

【特許請求の範囲】
1. １、半導体層の表面に、該表面と平行にソース・ドレイ
   ン電流が流れるようにソース領域及びドレイン領域を形
   成し、該ソース・ドレイン領域間の半導体層の表面に絶
   縁層を介してゲート電極を設けて構成した電荷変調素子
   を画素とし、該画素を多数マトリクス状に配列したアレ
   イと、該アレイの各画素をソース・ゲート選択方式によ
   り順次選択して出力信号を読み出す走査手段とを備えた
   固体撮像装置において、各画素の読み出し後ソース列ラ
   インに蓄積ゲート電位より大きく、読み出し電位近傍の
   電位よりも低い負電位を印加して各画素のリセットを行
   う画素順次読み出しリセット手段と、該画素順次読み出
   しリセット手段によるソース列ラインへの負電位印加と
   同期して、ドレイン列ラインにもソース列ラインに印加
   される前記負電位とほぼ同電位の負電位を印加する手段
   とを設けたことを特徴とする固体撮像装置。