JPH04879A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH04879A JPH04879A JP2099266A JP9926690A JPH04879A JP H04879 A JPH04879 A JP H04879A JP 2099266 A JP2099266 A JP 2099266A JP 9926690 A JP9926690 A JP 9926690A JP H04879 A JPH04879 A JP H04879A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、−画素毎のリセットにおける消費電流を低
減させるようにした、 電荷変調素子(Charge
Modulation Device :以下CMDと
略称する)を画素として用いた固体撮像装置に関する。
減させるようにした、 電荷変調素子(Charge
Modulation Device :以下CMDと
略称する)を画素として用いた固体撮像装置に関する。
従来、MIS型受光受光積部を有し、且つ内部増幅機能
を有する受光素子の一つとしてCMDが知られている。
を有する受光素子の一つとしてCMDが知られている。
このCMDは、半導体層の表面に、該表面と平行にソー
ス・ドレイン電流が流れるようにソース領域及びドレイ
ン領域を形成し、該ソース・ドレイン領域間の半導体層
の表面に絶縁層を介してゲート電極を設けて構成されて
いる。
ス・ドレイン電流が流れるようにソース領域及びドレイ
ン領域を形成し、該ソース・ドレイン領域間の半導体層
の表面に絶縁層を介してゲート電極を設けて構成されて
いる。
かかるCMDを画素として用い、これをマトリクス状に
配列してなる固体撮像装置が提案されている。この固体
撮像装置における画素選択方式には、ドレイン・ゲート
選択方式、ソース・ゲート選択方式及びソース・ドレイ
ン選択方式の3つの選択方式があり、そのうちソース・
ゲート選択方式がアレイ面積の縮小化の点で最も有望と
されている。
配列してなる固体撮像装置が提案されている。この固体
撮像装置における画素選択方式には、ドレイン・ゲート
選択方式、ソース・ゲート選択方式及びソース・ドレイ
ン選択方式の3つの選択方式があり、そのうちソース・
ゲート選択方式がアレイ面積の縮小化の点で最も有望と
されている。
ソース・ゲート選択方式を用いてソースフォロワ−読み
出し構成としたCMD固体撮像装置に関しては、例えば
特開昭61−136388号、特開昭61−24567
7号において本件発明者らにより提案がなされている。
出し構成としたCMD固体撮像装置に関しては、例えば
特開昭61−136388号、特開昭61−24567
7号において本件発明者らにより提案がなされている。
また画素毎の蓄積時間を一定にするため、一画素毎にリ
セットを行うように構成した画素順次読み出しリセット
方式の固体撮像装置は、例えば特開昭60−22067
4号において、本件発明者らにより開示されている。
セットを行うように構成した画素順次読み出しリセット
方式の固体撮像装置は、例えば特開昭60−22067
4号において、本件発明者らにより開示されている。
次に、かかる一画素毎にリセットを行う従来のCMD固
体撮像装置を、第4図に示した回路構成図に基づいて説
明する。各画素を構成するCMDlol−11,101
−12,−・・・・1010l−はマトリクス状に配列
し、その各ドレインには共通にビデオ電圧v0(〉0)
を印加する。X方向に配列された各行のCMD群のゲー
ト端子は、行ライン102−1.102−2゜・・・・
・102−mにそれぞれ接続し、Y方向に配列されたC
MD群のソース端子は、列ライン103−1.103−
2.・・・・・・103−nにそれぞれ接続する。 列
ライン103−1.103−2.−−・・103−nは
、それぞれ列選択用トランジスタ104−1.104−
2.−・・−・−104−n及び反選択用トランジスタ
105−1.105−2.・・・・・−105−nを介
して、ビデオライン106及び電圧V(≧O)が印加さ
れたライン107にそれぞれ共通に接続する。ビデオラ
イン106は負荷抵抗10Bを介して接地し、その負荷
抵抗108とビデオライン106との接続点から出力端
子109を経て信号を読み出すようにしている。
体撮像装置を、第4図に示した回路構成図に基づいて説
明する。各画素を構成するCMDlol−11,101
−12,−・・・・1010l−はマトリクス状に配列
し、その各ドレインには共通にビデオ電圧v0(〉0)
を印加する。X方向に配列された各行のCMD群のゲー
ト端子は、行ライン102−1.102−2゜・・・・
・102−mにそれぞれ接続し、Y方向に配列されたC
MD群のソース端子は、列ライン103−1.103−
2.・・・・・・103−nにそれぞれ接続する。 列
ライン103−1.103−2.−−・・103−nは
、それぞれ列選択用トランジスタ104−1.104−
2.−・・−・−104−n及び反選択用トランジスタ
105−1.105−2.・・・・・−105−nを介
して、ビデオライン106及び電圧V(≧O)が印加さ
れたライン107にそれぞれ共通に接続する。ビデオラ
イン106は負荷抵抗10Bを介して接地し、その負荷
抵抗108とビデオライン106との接続点から出力端
子109を経て信号を読み出すようにしている。
また、行ライン102−1.102−2.・・・・・・
1021は垂直走査回路110に接続して、それぞれ信
号φ、1゜φ。896.・・、φ。、を印加し、列選択
用トランジスタ104−1.104−2.−−−・−・
104−n及び反選択用トランジスタ105−1.10
5−2.・・・・・・105−nのゲート端子は、水平
走査回路111に接続して、それぞれ水平走査信号φ3
I、φml+・・・・・φh及び各々の反転信号を印加
する。なお、各CMDは同一基板上に形成し、その基板
には基板電圧V−b(<0)を印加している。
1021は垂直走査回路110に接続して、それぞれ信
号φ、1゜φ。896.・・、φ。、を印加し、列選択
用トランジスタ104−1.104−2.−−−・−・
104−n及び反選択用トランジスタ105−1.10
5−2.・・・・・・105−nのゲート端子は、水平
走査回路111に接続して、それぞれ水平走査信号φ3
I、φml+・・・・・φh及び各々の反転信号を印加
する。なお、各CMDは同一基板上に形成し、その基板
には基板電圧V−b(<0)を印加している。
また信号読み出し出力端子109には、オンチップ回路
あるいは外部回路により、可変のソース電圧V、が印加
されるようになっている。
あるいは外部回路により、可変のソース電圧V、が印加
されるようになっている。
第5図は、第4図に示す固体撮像装置の動作を説明する
ための信号波形図である0行ライン1021、102−
2.・・・・・102−mに印加する行選択ゲート印加
信号φGl+ φG意、・・・・・φ。、は、蓄積ゲ
ートレベルと小さい振幅の読み出しゲート電圧v1.よ
りなり、一つの行ラインの走査期間Lm及び次の行ライ
ンの水平走査に移るまでの水平ブランキング期間tlL
はvl、の値になるように設定されている。
ための信号波形図である0行ライン1021、102−
2.・・・・・102−mに印加する行選択ゲート印加
信号φGl+ φG意、・・・・・φ。、は、蓄積ゲ
ートレベルと小さい振幅の読み出しゲート電圧v1.よ
りなり、一つの行ラインの走査期間Lm及び次の行ライ
ンの水平走査に移るまでの水平ブランキング期間tlL
はvl、の値になるように設定されている。
更に水平ブランキング期間tlLにおいて、読み出し行
ライン以外の行ラインには、偽信号抑圧のためVlrの
近傍の電圧を印加し、読み出し時に不必要な正孔を基板
に掃き出すようにしている。
ライン以外の行ラインには、偽信号抑圧のためVlrの
近傍の電圧を印加し、読み出し時に不必要な正孔を基板
に掃き出すようにしている。
また、列選択用トランジスタ104−1.104−2.
・・・・・・104−nのゲート端子に印加する水平走
査信号φ81゜d st+”””#saは、列う471
03−L 103−2.−−−−−103−nを選択す
るための信号で、低レベルは列選択用トランジスタ10
4−1.104−2.−−−−−−104−nをオフ、
反選択用トランジスタ105−1.105−2.−1−
−−・105−nをオン、高レベルは列選択用トランジ
スタをオン、反選択用トランジスタをオフする電圧値に
なるように設定する。またソース電圧パルス列V、は、
一画素毎の読み出し、リセットを行うために出力端子1
09に印加するパルス列である。
・・・・・・104−nのゲート端子に印加する水平走
査信号φ81゜d st+”””#saは、列う471
03−L 103−2.−−−−−103−nを選択す
るための信号で、低レベルは列選択用トランジスタ10
4−1.104−2.−−−−−−104−nをオフ、
反選択用トランジスタ105−1.105−2.−1−
−−・105−nをオン、高レベルは列選択用トランジ
スタをオン、反選択用トランジスタをオフする電圧値に
なるように設定する。またソース電圧パルス列V、は、
一画素毎の読み出し、リセットを行うために出力端子1
09に印加するパルス列である。
次に第5図の信号波形図に基づいて上記固体撮像装置の
動作を説明する。水平走査回路111がらφfl+
φst、φs3が、順次ソース列ライン選択用トランジ
スタ104−1.104−2.・・・・・・104−n
のゲートに印加されると、ゲート電圧■、1が印加され
たゲート行ライン(第5図においては行ライン102−
1 )に接続されているCMD画素のソース電流が順次
出力端子109より読み出される。読み出しの時刻は、
第5図においてL+、tt、tsで示されており、その
時のソース電圧パルス列V、の電位は0■となっている
。
動作を説明する。水平走査回路111がらφfl+
φst、φs3が、順次ソース列ライン選択用トランジ
スタ104−1.104−2.・・・・・・104−n
のゲートに印加されると、ゲート電圧■、1が印加され
たゲート行ライン(第5図においては行ライン102−
1 )に接続されているCMD画素のソース電流が順次
出力端子109より読み出される。読み出しの時刻は、
第5図においてL+、tt、tsで示されており、その
時のソース電圧パルス列V、の電位は0■となっている
。
一画素が読み出された直後で、選択用トランジスタ10
4−1.104−2+”・”404−nがオン状態とな
っている状態において、次いで出力端子109に負の電
圧VStが印加される。電圧VS+の値は、読み出しゲ
ート電圧v1、程度の電圧であり、蓄積ゲート電圧より
は正の方向の電位となっている。この負のソース電圧V
S+が印加されることにより、読み出しゲート電圧にあ
るCMD画素は、表面伝導モードとなり正孔は基板に掃
き出される。この動作により、読み出しゲート電圧V
jrが印加された行ラインの一画素のCMDのみがリセ
ットされる。
4−1.104−2+”・”404−nがオン状態とな
っている状態において、次いで出力端子109に負の電
圧VStが印加される。電圧VS+の値は、読み出しゲ
ート電圧v1、程度の電圧であり、蓄積ゲート電圧より
は正の方向の電位となっている。この負のソース電圧V
S+が印加されることにより、読み出しゲート電圧にあ
るCMD画素は、表面伝導モードとなり正孔は基板に掃
き出される。この動作により、読み出しゲート電圧V
jrが印加された行ラインの一画素のCMDのみがリセ
ットされる。
そのリセット動作時刻を t+’、 T−z 、
Lx’で示している。
Lx’で示している。
このようにして、CMD固体撮像装置における画素順次
読み出しリセット動作が終了し、光発生正孔蓄動作に移
る。以下同様にして順次各画素の信号が読み出され、1
フイールドのビデオ信号が得られる。
読み出しリセット動作が終了し、光発生正孔蓄動作に移
る。以下同様にして順次各画素の信号が読み出され、1
フイールドのビデオ信号が得られる。
ところで、従来の画素順次読み出しリセット方式の固体
撮像装置においては、各画素のリセット時に、ソース電
位■3は負の電位VS+に遷移し、読み出しゲート電位
にある画素CMDは表面伝導モードとなる。その結果、
一画素リセット時には1〜10mAの電流が流れる0画
素の信号読み出し電流は数10μA程度であるため、C
MD受光部内の消費電流はリセット電流等で決まること
になり、したがって画素的消費電流の低減には、リセッ
ト時の電流を下げる必要があるという問題点があった。
撮像装置においては、各画素のリセット時に、ソース電
位■3は負の電位VS+に遷移し、読み出しゲート電位
にある画素CMDは表面伝導モードとなる。その結果、
一画素リセット時には1〜10mAの電流が流れる0画
素の信号読み出し電流は数10μA程度であるため、C
MD受光部内の消費電流はリセット電流等で決まること
になり、したがって画素的消費電流の低減には、リセッ
ト時の電流を下げる必要があるという問題点があった。
本発明は、従来の画素順次読み出しリセット方式の固体
撮像装置における上記問題点を解消するためになされた
もので、画素リセット時のソース電流を低減できるよう
にした画素順次読み出しリセット方式のCMD固体撮像
装置を提供することを目的とする。
撮像装置における上記問題点を解消するためになされた
もので、画素リセット時のソース電流を低減できるよう
にした画素順次読み出しリセット方式のCMD固体撮像
装置を提供することを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、CMD画素を多数マトリクス状
に配列したアレイと、該アレイの各画素をソース・ゲー
ト選択方式により順次選択して出力信号を読み出す走査
手段とを備えた固体撮像装置において、各画素の読み出
し後ソース列ラインに蓄積ゲート電位より大きく、読み
出し電位近傍の電位よりも低い負電位を印加して各画素
のリセットを行う画素順次読み出しリセット手段と、該
画素順次読み出しリセット手段によるソース列ラインへ
の負電位印加と同期して、ドレイン列ラインにもソース
列ラインに印加される前記負電位とほぼ同電位の負電位
を印加する手段とを設けて構成するものである。
決するため、本発明は、CMD画素を多数マトリクス状
に配列したアレイと、該アレイの各画素をソース・ゲー
ト選択方式により順次選択して出力信号を読み出す走査
手段とを備えた固体撮像装置において、各画素の読み出
し後ソース列ラインに蓄積ゲート電位より大きく、読み
出し電位近傍の電位よりも低い負電位を印加して各画素
のリセットを行う画素順次読み出しリセット手段と、該
画素順次読み出しリセット手段によるソース列ラインへ
の負電位印加と同期して、ドレイン列ラインにもソース
列ラインに印加される前記負電位とほぼ同電位の負電位
を印加する手段とを設けて構成するものである。
このように画素順次読み出しリセット手段によるソース
列ラインへの負電位印加と同期して、ドレイン列ライン
に、ソース列ラインに印加される前記負電位とほぼ同電
位の負電位を印加することにより、ソース・ドレイン電
圧を等電位にしてソース−ドレイン電流が流れないよう
にする。これにより画素毎のリセット時の消費電流を低
減することが可能となる。
列ラインへの負電位印加と同期して、ドレイン列ライン
に、ソース列ラインに印加される前記負電位とほぼ同電
位の負電位を印加することにより、ソース・ドレイン電
圧を等電位にしてソース−ドレイン電流が流れないよう
にする。これにより画素毎のリセット時の消費電流を低
減することが可能となる。
次に実施例について説明する。第1図は、本発明に係る
CMDを画素としてマトリクス状に配列して用いた固体
撮像装置の一実施例を示す平面図である。この実施例は
、本件発明者らが先に特開昭61−156399号にお
いて開示した固体撮像装置に、本発明を適用したもので
ある。
CMDを画素としてマトリクス状に配列して用いた固体
撮像装置の一実施例を示す平面図である。この実施例は
、本件発明者らが先に特開昭61−156399号にお
いて開示した固体撮像装置に、本発明を適用したもので
ある。
第1図において、1はこの固体撮像装置の受光部を示し
、この受光部1の行方向にはポリシリコン等で形成され
たゲート行ライン2A、2B、2C,2D、・・・・・
が設けられている。上記各ゲート行ラインはそれぞれゲ
ート配線3A、3B、3C。
、この受光部1の行方向にはポリシリコン等で形成され
たゲート行ライン2A、2B、2C,2D、・・・・・
が設けられている。上記各ゲート行ラインはそれぞれゲ
ート配線3A、3B、3C。
3D、・・・・・を介して垂直選択回路4に接続されて
いる。5A、5B、5C,5D、5B、・・・・・は受
光部1の列方向に形成された絶縁分離層である。
いる。5A、5B、5C,5D、5B、・・・・・は受
光部1の列方向に形成された絶縁分離層である。
該絶縁分離層5A、5B、5C,5D、5E、・・・・
・は、溝掘り法によって半導体に溝を掘り、この溝の内
部にSing等の絶縁物を詰め込み堆積することによっ
て形成されている* 6−11+ 6−1ffi+・
・・・・、6−□、6−0.・・・・・+ 6−31
.6−3!+・・・・・6−41+ 6−4t+ ’・
・・・・は、上記ゲート行ライン2A。
・は、溝掘り法によって半導体に溝を掘り、この溝の内
部にSing等の絶縁物を詰め込み堆積することによっ
て形成されている* 6−11+ 6−1ffi+・
・・・・、6−□、6−0.・・・・・+ 6−31
.6−3!+・・・・・6−41+ 6−4t+ ’・
・・・・は、上記ゲート行ライン2A。
2B、・・、・・の下方に形成されている受光ゲーH1
域で、前記絶縁分離層5A、5B、・・・・・によって
分離されている。
域で、前記絶縁分離層5A、5B、・・・・・によって
分離されている。
上記絶縁分離層5A、5B、・・・・・を形成し、次い
でゲート行うイン2A、2B、・・・・・を形成した後
、ソース・ドレイン拡散層7がイオン注入法を用いて形
成される。8A、8B、8C,8D、8E、・・・・・
は受光部1の列方向に形成したソース列ラインであり、
このソース列ライン8A、・・・・・8E、・・・・・
には、前記ソース・ドレイン拡散層7のソース部とコン
タクトを取るための突出電極部が形成されており、該電
極部の下方にはコンタクト穴9が開孔されていて、該コ
ンタクト穴9を介してAI等を用いてコンタクトが形成
されている。更に、上記ソース列ライン8A、8B、8
C,8D。
でゲート行うイン2A、2B、・・・・・を形成した後
、ソース・ドレイン拡散層7がイオン注入法を用いて形
成される。8A、8B、8C,8D、8E、・・・・・
は受光部1の列方向に形成したソース列ラインであり、
このソース列ライン8A、・・・・・8E、・・・・・
には、前記ソース・ドレイン拡散層7のソース部とコン
タクトを取るための突出電極部が形成されており、該電
極部の下方にはコンタクト穴9が開孔されていて、該コ
ンタクト穴9を介してAI等を用いてコンタクトが形成
されている。更に、上記ソース列ライン8A、8B、8
C,8D。
BE、・・・・・には、それぞれソース配線10A、I
OB。
OB。
10C,IOD、IOE、・・・・・を介して水平選択
回路11が接続されている。 12は上記受光ゲート領
域6−0゜6−1!+・・・・・・からの読み出し信号
を逐次出力する出力信号ラインである。なお水平選択回
路11においては、各ソース配線は、第4図に示した従
来例と同様に、水平走査パルスにより駆動される、図示
しない選択用トランジスタを介して出力信号ライン12
に接続されるようになっている。
回路11が接続されている。 12は上記受光ゲート領
域6−0゜6−1!+・・・・・・からの読み出し信号
を逐次出力する出力信号ラインである。なお水平選択回
路11においては、各ソース配線は、第4図に示した従
来例と同様に、水平走査パルスにより駆動される、図示
しない選択用トランジスタを介して出力信号ライン12
に接続されるようになっている。
13A、13B、13C,13D、13E、、、・、・
は上記ソース列ラインと同様に列方向に形成したドレイ
ン列ラインであり、このドレイン列ラインには上記ソー
ス・ドレイン拡散層7のドレイン部とコンタクトを取る
ための突出電極部が形成されており、該電極部の下方に
はコンタクト穴14が開孔されていて、該コンタクト穴
14を介して^1等を用いてコンタクトが形成されてい
る。更に、上記ドレイン列ライン13A、13B、13
C,13D、13E、・・・・・はドレイン配線15A
、15B、・・・・・を介してドレインバイアス回路1
6に接続されている。
は上記ソース列ラインと同様に列方向に形成したドレイ
ン列ラインであり、このドレイン列ラインには上記ソー
ス・ドレイン拡散層7のドレイン部とコンタクトを取る
ための突出電極部が形成されており、該電極部の下方に
はコンタクト穴14が開孔されていて、該コンタクト穴
14を介して^1等を用いてコンタクトが形成されてい
る。更に、上記ドレイン列ライン13A、13B、13
C,13D、13E、・・・・・はドレイン配線15A
、15B、・・・・・を介してドレインバイアス回路1
6に接続されている。
なお、上記ゲート行ライン2A、2B、・・・・・ソー
ス列ライン8A、8B、・・・・・及びドレイン列ライ
ン13A、13B、・・・・・等は互いに絶縁層によっ
て電気的に分離されている。
ス列ライン8A、8B、・・・・・及びドレイン列ライ
ン13A、13B、・・・・・等は互いに絶縁層によっ
て電気的に分離されている。
そして上記のような構成によって、例えばソース・ドレ
イン拡散層7で形成されているソース部Sは、2つの受
光ゲート領域6−zs+ 6−ssの共通のソース部
を構成し、またソース・ドレイン拡散層7で形成されて
いるドレイン部りは、2つの受光ゲート領域6−ss、
6−asの共通のドレイン部を構成するようになっ
ている。したがって、例えば第1図において一点鎖線で
囲んだ画素セル17.18が、等価的な隣接する単位画
素を構成している。
イン拡散層7で形成されているソース部Sは、2つの受
光ゲート領域6−zs+ 6−ssの共通のソース部
を構成し、またソース・ドレイン拡散層7で形成されて
いるドレイン部りは、2つの受光ゲート領域6−ss、
6−asの共通のドレイン部を構成するようになっ
ている。したがって、例えば第1図において一点鎖線で
囲んだ画素セル17.18が、等価的な隣接する単位画
素を構成している。
第2図^及び第2CB)は、第1図で示した固体撮像装
置におけるx−x’矢視断面図、及びY−Y’矢視断面
図を示す、なお、上記第1図に示した部材と同一の部材
には同一の符号を付記して説明は省略する。
置におけるx−x’矢視断面図、及びY−Y’矢視断面
図を示す、なお、上記第1図に示した部材と同一の部材
には同一の符号を付記して説明は省略する。
第2図^及び第2田)において、まず画素CMDをnチ
ャネルCMDで構成した場合におけるデバイスの構造、
パラメータ等について説明する。同図において、21は
P−型<100>の基板であり、この基板21の濃度は
約10′!〜10”cm−”の範囲である。
ャネルCMDで構成した場合におけるデバイスの構造、
パラメータ等について説明する。同図において、21は
P−型<100>の基板であり、この基板21の濃度は
約10′!〜10”cm−”の範囲である。
22は基板21上にエピタキシャル法等により堆積した
n−型エピタキシャル層であり、n−型エピタキシャル
層22の厚さは約5〜10μm程度で、その濃度は約I
Xl013〜5 XIO”C11−’程度である。
n−型エピタキシャル層であり、n−型エピタキシャル
層22の厚さは約5〜10μm程度で、その濃度は約I
Xl013〜5 XIO”C11−’程度である。
上記n−型エピタキシャル層22の表面には、ソース領
域又はドレイン領域の形成が予定される浅いn゛型ソー
ス・ドレイン拡散層7が形成されており、このソース・
ドレイン拡散層7をそのまま用いてn0型ソース領域2
3及びn9型ドレイン領域24を形成する。この場合、
上記n゛型ソース領域23及びn゛型ドレイン領域24
は、後述するゲート電極を有するゲート行ライン2A、
2B、・・・・・に対して自己整合的に形成されている
。上記n。
域又はドレイン領域の形成が予定される浅いn゛型ソー
ス・ドレイン拡散層7が形成されており、このソース・
ドレイン拡散層7をそのまま用いてn0型ソース領域2
3及びn9型ドレイン領域24を形成する。この場合、
上記n゛型ソース領域23及びn゛型ドレイン領域24
は、後述するゲート電極を有するゲート行ライン2A、
2B、・・・・・に対して自己整合的に形成されている
。上記n。
型ソース領域23及びn“型ドレイン領域24の拡散の
深さは約0.5.um以下である。25は上記n−型エ
ピタキシャル層22の表面に形成したゲート絶縁膜であ
り、その厚さは約200〜1000人程度である。
深さは約0.5.um以下である。25は上記n−型エ
ピタキシャル層22の表面に形成したゲート絶縁膜であ
り、その厚さは約200〜1000人程度である。
上記ゲート絶縁膜25上に形成したゲート電極を有する
ゲート行ライン2A、2B、・・・・・に対して、上記
n4型ソース領域23及びn゛型ドレイン領域24が自
己整合的に形成されている。26は上記ゲート絶縁膜2
5上に形成した層間絶縁膜であり、この層間絶縁膜26
上には絶縁膜27が形成され、更にその上には保護膜2
8が形成されている。
ゲート行ライン2A、2B、・・・・・に対して、上記
n4型ソース領域23及びn゛型ドレイン領域24が自
己整合的に形成されている。26は上記ゲート絶縁膜2
5上に形成した層間絶縁膜であり、この層間絶縁膜26
上には絶縁膜27が形成され、更にその上には保護膜2
8が形成されている。
このような構成によれば、各ソース部及びドレイン部が
、隣接する2つの画素セルに共通に用いられることにな
るので、単位画素当たりの面積を約1/2に縮小するこ
とができる。また画素CMDにおいては、ソース、ある
いはドレイン拡散層7が各画素の信号蓄積ゲート部の電
気的なアイソレーシヨンにもなるので、上下の行方向に
形成する溝掘り法等による絶縁分離層が不要となり、単
位画素当たりの面積の縮小に寄与している。したがって
画素セル17.18等は、約5pmX5μm程度あるい
はそれ以下にすることが可能であり、単位画素の縮小化
が容易に実現できる構成のものである。
、隣接する2つの画素セルに共通に用いられることにな
るので、単位画素当たりの面積を約1/2に縮小するこ
とができる。また画素CMDにおいては、ソース、ある
いはドレイン拡散層7が各画素の信号蓄積ゲート部の電
気的なアイソレーシヨンにもなるので、上下の行方向に
形成する溝掘り法等による絶縁分離層が不要となり、単
位画素当たりの面積の縮小に寄与している。したがって
画素セル17.18等は、約5pmX5μm程度あるい
はそれ以下にすることが可能であり、単位画素の縮小化
が容易に実現できる構成のものである。
次に、この固体撮像装置の動作を、第3図へ〜■の信号
波形図に基づいて説明する。第3図へ〜0は、上記垂直
選択回路4から上記各ゲート行ライン2A、2B、2C
に印加する読み出し信号φ。1゜φG冨、φ。、をそれ
ぞれ表す波形図であり、また第3図の)〜[F]は上記
水平選択回路11力・ら上記各゛ノース列ライン8B、
8C,8Dを選択するために印加される水平選択パルス
信号φ31+ φ、!、φ3.を表す波形図である。
波形図に基づいて説明する。第3図へ〜0は、上記垂直
選択回路4から上記各ゲート行ライン2A、2B、2C
に印加する読み出し信号φ。1゜φG冨、φ。、をそれ
ぞれ表す波形図であり、また第3図の)〜[F]は上記
水平選択回路11力・ら上記各゛ノース列ライン8B、
8C,8Dを選択するために印加される水平選択パルス
信号φ31+ φ、!、φ3.を表す波形図である。
また第3図C)〜(11番よ、上8己ドレインバイアス
回路16から上記各ドレイン列ライン5B、5C,5D
を選択するために印加されるドレインライン選択)<J
レス信号φ。1.φ9!、 φD3であり、さらに第
3図町は、水平選択回路ll中でソース列ラインIOA
、IOB、・・・・・と図示しなし)選択用トランジス
タを介して接続される出力信号ライン12に与えられる
ソース部くイアスノ寸ルス信号■3であり、また第3図
頭は、前記ドレイン部くイアス回路16中においてドレ
イン列ライン5A、5B。
回路16から上記各ドレイン列ライン5B、5C,5D
を選択するために印加されるドレインライン選択)<J
レス信号φ。1.φ9!、 φD3であり、さらに第
3図町は、水平選択回路ll中でソース列ラインIOA
、IOB、・・・・・と図示しなし)選択用トランジス
タを介して接続される出力信号ライン12に与えられる
ソース部くイアスノ寸ルス信号■3であり、また第3図
頭は、前記ドレイン部くイアス回路16中においてドレ
イン列ライン5A、5B。
00.・・・と図示しない選択用トランジスタを介して
接続されるドレイン部くイアスライン20に与えられる
、ドレインライン選択くlレス信号■、である。
接続されるドレイン部くイアスライン20に与えられる
、ドレインライン選択くlレス信号■、である。
次に第3図へ〜■に示した各信号波形図に基づいて、読
み出し及びリセット動作につ(1て説明する。水平選択
回路11において水平選択)々ルス信号φ33.φ88
.φ、3が順次ソースライン選択用トランジスタ(図示
せず)のゲートに印加されると、読み出しゲートレベル
■、rが印加されたゲート行ライン(第3図においては
ゲート行ライン2A)に接続されているCMD画素のソ
ース電流が、順次出力信号ライン12より読み出される
。読み出しの時刻は、第3図G)1〜罰においてL l
+ t :、tsで不されており、その時のソースバ
イアスパルス信号■、の電位は、Ovとなっている。ま
たドレインバイアス回路16から、水平選択パルス信号
φ31゜φ38.φ8.に同期して、ドレインライン選
択パルス信号φ1.φ−:、φ酔3が、順次ドレインラ
イン選択用トランジスタ(図示せず)のゲートに印加さ
れ、ソース電流が読み出される間は、ドレインバイアス
ライン20からのドレインバイアスパルス信イ 号■、によりドレイン電圧■、■が印加される。
み出し及びリセット動作につ(1て説明する。水平選択
回路11において水平選択)々ルス信号φ33.φ88
.φ、3が順次ソースライン選択用トランジスタ(図示
せず)のゲートに印加されると、読み出しゲートレベル
■、rが印加されたゲート行ライン(第3図においては
ゲート行ライン2A)に接続されているCMD画素のソ
ース電流が、順次出力信号ライン12より読み出される
。読み出しの時刻は、第3図G)1〜罰においてL l
+ t :、tsで不されており、その時のソースバ
イアスパルス信号■、の電位は、Ovとなっている。ま
たドレインバイアス回路16から、水平選択パルス信号
φ31゜φ38.φ8.に同期して、ドレインライン選
択パルス信号φ1.φ−:、φ酔3が、順次ドレインラ
イン選択用トランジスタ(図示せず)のゲートに印加さ
れ、ソース電流が読み出される間は、ドレインバイアス
ライン20からのドレインバイアスパルス信イ 号■、によりドレイン電圧■、■が印加される。
一画素が読み出された直後で、ソース及びドレインライ
ン選択用トランジスタがオン状態になっている状態にお
いて、次に、出力信号ライン12には、ソースバイアス
パルス信号■、の負の電圧VS1が印加される。■8.
の値は、読み出しゲート電位■1.程度の電圧であり、
蓄積ゲート電位よりは正の方向の電位となっている。こ
の負のソース電圧VS+が印加されることにより、読み
出しゲート電位■、rにあるCMD画素は、表面伝導モ
ードとなり正孔は基板に掃き出される。その時、ソース
バイアスパルス信号vsの負の電位V□に同期して同時
に、ドレインバイアスライン20にも同じ負の電位■□
(=Vs+)が印加される。
ン選択用トランジスタがオン状態になっている状態にお
いて、次に、出力信号ライン12には、ソースバイアス
パルス信号■、の負の電圧VS1が印加される。■8.
の値は、読み出しゲート電位■1.程度の電圧であり、
蓄積ゲート電位よりは正の方向の電位となっている。こ
の負のソース電圧VS+が印加されることにより、読み
出しゲート電位■、rにあるCMD画素は、表面伝導モ
ードとなり正孔は基板に掃き出される。その時、ソース
バイアスパルス信号vsの負の電位V□に同期して同時
に、ドレインバイアスライン20にも同じ負の電位■□
(=Vs+)が印加される。
以上の動作により、読み出しゲート電位■、rが印加さ
れたゲート行ラインの一画素のCMDのみかりセットさ
れる。その時刻を第3図の)〜[F]において t、r
、 、l 、5+で示している。このようにして
、CMD固体撮像装置における画素順次読み出しリセッ
ト動作が実現されるが、本発明においては、リセット期
間には、上記のようにソース及びドレイン電位は等電位
になるため、ライン充放電電流以外のソースからドレイ
ンへ流れる電流はな(なることになる、したがってリセ
ット時における消費電流は大幅に低減することができる
。
れたゲート行ラインの一画素のCMDのみかりセットさ
れる。その時刻を第3図の)〜[F]において t、r
、 、l 、5+で示している。このようにして
、CMD固体撮像装置における画素順次読み出しリセッ
ト動作が実現されるが、本発明においては、リセット期
間には、上記のようにソース及びドレイン電位は等電位
になるため、ライン充放電電流以外のソースからドレイ
ンへ流れる電流はな(なることになる、したがってリセ
ット時における消費電流は大幅に低減することができる
。
上記実施例では、NチャネルCMDを画素として用いた
固体撮像装置を示したが、本発明は、極性を変えること
により、Pチャネルデバイスにも適用可能である。
固体撮像装置を示したが、本発明は、極性を変えること
により、Pチャネルデバイスにも適用可能である。
以上実施例に基づいて説明したように、本発明によれば
、CMD画素の蓄積電荷のリセット動作を行う際に、ラ
イン充放電電流以外の電流は流れないため、従来の固体
撮像装置に比べて低消費電力化を図ることができる。
、CMD画素の蓄積電荷のリセット動作を行う際に、ラ
イン充放電電流以外の電流は流れないため、従来の固体
撮像装置に比べて低消費電力化を図ることができる。
第1図は、本発明に係る固体撮像装置の〜実施例を示す
平面図、第2図^、 (B)は、第1図のX−X′及び
Y−Y’線に沿う断面図、第3図へ〜■は、第1図に示
した固体撮像装置の動作を説明するための信号波形図、
第4図は、従来のCMD固体撮像装置を示す回路構成図
、第5図は、第4図に示した固体撮像装置の動作を説明
するための信号波形図である。 図において、1は受光部、2A、2B、・・・・・はゲ
ート行ライン、3A、3B、・・・・・はゲート配線、
4は垂直選択回路、5A、5B、・・・・・は絶縁分離
層、6−11+ 6−1寡、・・・・・受光ゲート領
域、7はソース・ドレイン拡散層、8A、8B、・・・
目はソース列ライン、IOA、IOB、・・・・・はソ
ース配線、11は水平選択回路、12は出力信号ライン
、13A、13B。 ・・・・・・はドレイン列ライン、15A、15B、・
・・・・はドレイン配線、16はドレインバイアス回路
、2oはドレインバイアスラインを示す。 特許出願人 オリンパス光学工業株式会社第2図 (A) (B) 第5図
平面図、第2図^、 (B)は、第1図のX−X′及び
Y−Y’線に沿う断面図、第3図へ〜■は、第1図に示
した固体撮像装置の動作を説明するための信号波形図、
第4図は、従来のCMD固体撮像装置を示す回路構成図
、第5図は、第4図に示した固体撮像装置の動作を説明
するための信号波形図である。 図において、1は受光部、2A、2B、・・・・・はゲ
ート行ライン、3A、3B、・・・・・はゲート配線、
4は垂直選択回路、5A、5B、・・・・・は絶縁分離
層、6−11+ 6−1寡、・・・・・受光ゲート領
域、7はソース・ドレイン拡散層、8A、8B、・・・
目はソース列ライン、IOA、IOB、・・・・・はソ
ース配線、11は水平選択回路、12は出力信号ライン
、13A、13B。 ・・・・・・はドレイン列ライン、15A、15B、・
・・・・はドレイン配線、16はドレインバイアス回路
、2oはドレインバイアスラインを示す。 特許出願人 オリンパス光学工業株式会社第2図 (A) (B) 第5図
Claims (1)
- 1、半導体層の表面に、該表面と平行にソース・ドレイ
ン電流が流れるようにソース領域及びドレイン領域を形
成し、該ソース・ドレイン領域間の半導体層の表面に絶
縁層を介してゲート電極を設けて構成した電荷変調素子
を画素とし、該画素を多数マトリクス状に配列したアレ
イと、該アレイの各画素をソース・ゲート選択方式によ
り順次選択して出力信号を読み出す走査手段とを備えた
固体撮像装置において、各画素の読み出し後ソース列ラ
インに蓄積ゲート電位より大きく、読み出し電位近傍の
電位よりも低い負電位を印加して各画素のリセットを行
う画素順次読み出しリセット手段と、該画素順次読み出
しリセット手段によるソース列ラインへの負電位印加と
同期して、ドレイン列ラインにもソース列ラインに印加
される前記負電位とほぼ同電位の負電位を印加する手段
とを設けたことを特徴とする固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2099266A JPH04879A (ja) | 1990-04-17 | 1990-04-17 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2099266A JPH04879A (ja) | 1990-04-17 | 1990-04-17 | 固体撮像装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04879A true JPH04879A (ja) | 1992-01-06 |
Family
ID=14242891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2099266A Pending JPH04879A (ja) | 1990-04-17 | 1990-04-17 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04879A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112016006729T5 (de) | 2016-04-12 | 2018-12-20 | Olympus Corporation | Einführsystem |
KR20210124447A (ko) * | 2019-11-13 | 2021-10-14 | 페킹 유니버시티 | Utbb 광전 검출기 픽셀 유닛, 어레이 및 방법 |
-
1990
- 1990-04-17 JP JP2099266A patent/JPH04879A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112016006729T5 (de) | 2016-04-12 | 2018-12-20 | Olympus Corporation | Einführsystem |
KR20210124447A (ko) * | 2019-11-13 | 2021-10-14 | 페킹 유니버시티 | Utbb 광전 검출기 픽셀 유닛, 어레이 및 방법 |
JP2022529184A (ja) * | 2019-11-13 | 2022-06-17 | 北京大学 | Utbb光検出器ピクセルユニット、アレイ及び方法 |
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