JPH0484568A - Vertical synchronizing signal separator circuit - Google Patents
Vertical synchronizing signal separator circuitInfo
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明は垂直同期信号分離回路、特にＶＴＲ、ビデオカ
メラ、各種テレビ等の映像信号処理回路に用いられ、複
合同期信号から垂直同期信号を分離する回路の構成に関
する。Detailed Description of the Invention [Field of Industrial Application] The present invention is used for vertical synchronization signal separation circuits, especially video signal processing circuits for VTRs, video cameras, various televisions, etc., and is used to separate vertical synchronization signals from composite synchronization signals. Regarding the configuration of the circuit.
［従来の技術］
従来から、ＶＴＲ，ビデオカメラ、各種テレビ等におい
ては、映像情報をモニタ上に表示する際に垂直同期信号
（パルス）を形成することが行われ、このための回路と
して垂直同期信号分離回路が用いられており、この回路
としては例えば第５図に示されるものがある。[Prior Art] Conventionally, in VTRs, video cameras, various televisions, etc., vertical synchronization signals (pulses) have been formed when displaying video information on a monitor, and a vertical synchronization signal (pulse) has been used as a circuit for this purpose. A signal separation circuit is used, such as one shown in FIG. 5, for example.
第５図において、複合同期信号を人力するトランジスタ
Ｑ１にはトランジスタＱ２がエミッタ間で接続されてお
り、このトランジスタＱ２のベースには切替え動作電圧
Ｖ１が印加されている。従って、トランジスタＱｌ、Ｑ
２は電圧ｖ１を基準として交互にオンオフ動作を繰り返
すことになり、入力された信号がＨｉレベルであればト
ランジスタＱ１がオン動作し、Ｌｏレベルであればトラ
ンジスタＱ２がオン動作する。In FIG. 5, a transistor Q2 is connected between the emitters of a transistor Q1 which generates a composite synchronizing signal, and a switching operating voltage V1 is applied to the base of this transistor Q2. Therefore, transistors Ql, Q
2 alternately repeats on/off operations using the voltage v1 as a reference, and when the input signal is at Hi level, the transistor Q1 is turned on, and when the input signal is at Lo level, the transistor Q2 is turned on.
そして、上記トランジスタＱｌにはカレントミラー構成
のトランジスタＱ３．Ｑ７が接続され、一方トランジス
タＱ２にはカレントミラー構成の１〜ランジスタＱ４．
Ｑ５、更にトランジスタＱ６゜Ｑ８が接続され、これら
にて充放電制御回路が構成される。また、上記トランジ
スタＱ７とＱ８との接続点に積分コンデンサＣ１が設け
られ、このコンデンサＣ１を介してヒステリシス形のコ
ンパレータ１が接続されている。The transistor Ql has a current mirror configuration transistor Q3. Q7 is connected to transistor Q2, while transistors 1 to Q4 .
Q5 and further transistors Q6 and Q8 are connected, and these constitute a charge/discharge control circuit. Further, an integrating capacitor C1 is provided at the connection point between the transistors Q7 and Q8, and a hysteresis type comparator 1 is connected via this capacitor C1.
このような垂直同期信号分離回路によれば、第６図に示
されるように、トランジスタＱ１には図（ａ）の複合同
期信号が人力されることになり、この複合同期信号によ
ってトランジスタＱｌ。According to such a vertical synchronization signal separation circuit, as shown in FIG. 6, the composite synchronization signal shown in FIG.
Ｑ２が交互にオンオフ動作し、トランジスタＱ１がオン
している時にはトランジスタＱ７がオンして充電電流１
１が積分コンデンサＣ１に流れる。Q2 turns on and off alternately, and when transistor Q1 is on, transistor Q7 is on and charging current 1
1 flows into the integrating capacitor C1.
一方、トランジスタＱ２がオンしている時にはトランジ
スタＱ８がオンして放電電流Ｉ２が流れ、積分コンデン
サＣ１の電荷を放電する。この場合、上記電流Ｎ、Ｉ２
はＩＩ ＞Ｉ２の関係に設定されているので、第６図（
ａ）に示される垂直同期信号期間１００中のみ第５図の
Ａ点電位が図（ｂ）に示されるように上昇する。そして
、この図（ｂ）の信号をコンパレータ１へ加えると、コ
ンパレータ１からは図（Ｃ）に示される垂直同期パルス
が得られることになる。On the other hand, when transistor Q2 is on, transistor Q8 is on and discharge current I2 flows, discharging the charge in integrating capacitor C1. In this case, the above current N, I2
is set to the relationship II > I2, so Figure 6 (
Only during the vertical synchronizing signal period 100 shown in a), the potential at point A in FIG. 5 rises as shown in FIG. 5(b). When the signal shown in Figure (b) is applied to comparator 1, the vertical synchronization pulse shown in Figure (C) is obtained from comparator 1.
［発明が解決しようとする課題］
しかしながら、上記従来の垂直同期信号分離回路では、
複合同期信号中に、第６図（ａ）の２００に示される、
細かい連続パルスのようなノイズが混入すると、このノ
イズ２００により」−記積分コンデンサＣ１が充電され
、第５図のＡ点電位が」１昇して誤動作を起こすという
問題があった。すなわち、上記ノイズ２００により、第
６図（ｂ）の波形２０１で示されるようにＡ点の電位が
上昇すると、コンパレータ１の出力に不必要なパルス２
０２が生じ、この余分な出力信号により誤動作が生じる
ことになる。[Problems to be Solved by the Invention] However, in the above conventional vertical synchronization signal separation circuit,
In the composite synchronization signal, as shown at 200 in FIG. 6(a),
When noise such as fine continuous pulses is mixed in, this noise 200 charges the integration capacitor C1, causing the potential at point A in FIG. 5 to rise by 1, causing a malfunction. That is, when the potential at point A increases due to the noise 200 as shown by the waveform 201 in FIG.
02 will occur, and this extra output signal will cause malfunction.
そこで、上述した誤動差をなくすために、充放電の充電
時定数を大きくし、ノイズによりコンデンサＣ１が充電
されないようにすることも考えられるが、この場合はノ
イズに対しては強くなるが、上記Ａ点電位の上昇が緩や
かになるので、垂直同期信号の立」二がりが遅れてパル
ス幅が不安定になるという問題がある。Therefore, in order to eliminate the above-mentioned error difference, it is possible to increase the charging time constant of charging and discharging to prevent capacitor C1 from being charged by noise. Since the rise in the potential at point A becomes gradual, there is a problem in that the rise and fall of the vertical synchronizing signal is delayed and the pulse width becomes unstable.
本発明は上記問題点に鑑みてなされたものであり、その
目的は、ノイズにより誤動作を起こすことがなく、かつ
安定したパルス幅の垂直同期信号を得ることができる垂
直同期信号分離回路を提供することにある。The present invention has been made in view of the above problems, and its purpose is to provide a vertical synchronization signal separation circuit that does not cause malfunction due to noise and can obtain a vertical synchronization signal with a stable pulse width. There is a particular thing.
［課題を解決するための手段］
上記目的を達成するために、本発明は、複合同期信号の
入力に基づいてコンデンサに充放電電流を流す充放電制
御回路を有し、上記コンデンサの充放電により上記複合
同期信号から垂直同期信号を分離する垂直同期信号分離
回路において、上記コンデンサの積分値を検出するコン
パレータと、上記コンデンサの積分値が所定値を超えた
時に上記コンパレータの出力により充電電流を増加させ
るように時定数を切替え制御する切替え回路と、を設け
たことを特徴とする。[Means for Solving the Problems] In order to achieve the above object, the present invention includes a charge/discharge control circuit that causes a charge/discharge current to flow through the capacitor based on the input of a composite synchronization signal, and has a The vertical synchronization signal separation circuit that separates the vertical synchronization signal from the composite synchronization signal includes a comparator that detects the integral value of the capacitor, and increases the charging current by the output of the comparator when the integral value of the capacitor exceeds a predetermined value. The present invention is characterized in that it is provided with a switching circuit that switches and controls the time constant so as to control the time constant.
また、他の発明の上記切替え回路は、充電時の時定数を
切替え制御すると共に、上記コンパレータの出ツノに基
づいて放電時の時定数も切替え制御することを特徴とす
る。Further, the switching circuit of another invention is characterized in that it switches and controls the time constant during charging, and also switches and controls the time constant during discharging based on the output of the comparator.
［作用］
上記構成によれば、コンパレータが積分コンデンサの所
定の積分値（電圧値）を検出すると、トランジスタをオ
ン動作させる等により、充電電流を増加するように制御
して充電時定数が切り替えられるので、コンデンサへ充
電する際の初期の段階では時定数が大きくなり、途中か
ら時定数が小さく設定されることになる。[Operation] According to the above configuration, when the comparator detects a predetermined integral value (voltage value) of the integrating capacitor, the charging time constant is switched by controlling the charging current to increase by turning on the transistor, etc. Therefore, the time constant becomes large at the initial stage when charging the capacitor, and is set to be small from the middle.
従って、細かに連続したノイズが混入しても、このノイ
ズによっては積分コンデンサを所定の積分量まで充電す
ることができず、誤動作を起こすことがない。一方、充
電の途中で時定数が小さくなるので、所定の積分量まで
の最終的な積分時間を遅らせることもなく、安定したパ
ルス幅の垂直同期信号を出力することができる。Therefore, even if fine continuous noise is mixed in, the integration capacitor cannot be charged to a predetermined integral amount due to this noise, and malfunction will not occur. On the other hand, since the time constant becomes small during charging, a vertical synchronization signal with a stable pulse width can be output without delaying the final integration time up to a predetermined integration amount.
また、他の発明によれば、充電時だけでなく放電時にお
いても時定数が切り替えられるので、複合同期信号にお
ける垂直同期信号中の後端部が正確に検出され、パルス
幅の安定した垂直同期信号が分離されることになる。In addition, according to another invention, since the time constant is switched not only during charging but also during discharging, the rear end of the vertical sync signal in the composite sync signal can be accurately detected, and vertical synchronization with a stable pulse width can be achieved. The signals will be separated.
［実施例コ
以下、本発明の実施例について図面を参照しながら詳細
に説明する。[Embodiments] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図には、第１実施例に係る垂直同期信号分離回路の
構成が簡略化した形で示されており、複合同期信号をベ
ースに入力するトランジスタＱ１と、充放電の切替え動
作電圧ｖ１が設定されているトランジスタＱ２とを含む
充放電制御回路１゜は、第５図に示される従来の回路と
同様となっている。また、この充放電制御回路１０には
、積分コンデンサＣ１を介してヒステリシス形のコンパ
レータ１が接続されており、上記積分コンデンサＣ１は
充放電制御回路１０から供給される充電電流■１が与え
られると共に、放電電流■２により蓄積された電荷が放
電される。上記の充電電流■１は、トランジスタＱｌ、
Ｑ２のエミッタ側に設けられた回路に流れる電流でもあ
る。FIG. 1 shows the configuration of the vertical synchronization signal separation circuit according to the first embodiment in a simplified form, including a transistor Q1 that inputs a composite synchronization signal as a base, and a charge/discharge switching operating voltage v1. The charging/discharging control circuit 1° including the set transistor Q2 is similar to the conventional circuit shown in FIG. Further, a hysteresis type comparator 1 is connected to this charge/discharge control circuit 10 via an integrating capacitor C1, and the integrating capacitor C1 is supplied with a charging current 1 supplied from the charge/discharge control circuit 10. , the accumulated charge is discharged by the discharge current (2). The above charging current ■1 is the transistor Ql,
This is also the current flowing through the circuit provided on the emitter side of Q2.
実施例は、上記回路においてコンパレータ２及び切替え
回路３を設けており、上記コンパレータ２には上記積分
コンデンサＣ１の所定の積分値（電圧値）を検出するた
めの電圧Ｖ２が設定されている。従って、実施例では」
−配積分値がこの電圧ｖ２に達したか否かで時定数を切
り替えることになる。すなわち、積分コンデンサＣＩの
充電は充電電流１１をトランジスタＱ１に流すことによ
って開始され、この充電電圧が電圧Ｖ２に達すると、コ
ンパレータ２により切り替え回路３が動作して充電電流
■３を流すので、結局１１＋Ｉ３の合成電流により充電
が行われることになる。In the embodiment, a comparator 2 and a switching circuit 3 are provided in the circuit, and the comparator 2 is set to a voltage V2 for detecting a predetermined integral value (voltage value) of the integrating capacitor C1. Therefore, in the example
- The time constant is switched depending on whether or not the distributed integral value reaches this voltage v2. That is, the charging of the integrating capacitor CI is started by flowing the charging current 11 to the transistor Q1, and when this charging voltage reaches the voltage V2, the switching circuit 3 is operated by the comparator 2 and the charging current 3 is caused to flow. Charging will be performed by the combined current of 11+I3.
第２図には、第１図回路の具体的な回路構成が示されて
おり、この回路により第１実施例を詳細に説明する。FIG. 2 shows a specific circuit configuration of the circuit shown in FIG. 1, and the first embodiment will be explained in detail using this circuit.
第２図において、トランジスタＱ１〜Ｑ８の構成は、上
記充放電制御回路１０（第５図）と同様となっており、
第１実施例では上記トランジスタＱｌ、Ｑ２のエミッタ
側に、充電電流■１を流すためのトランジスタＱ９と充
電電流■３を流すためのトランジスタＱ１０（切替え回
路を構成する）が設けられている。そして、図のΔ点、
すなわち積分コンデンサＣ１の一方の端子には、第１図
のコンパレータ２を構成するトランジスタＱｌｌと動作
電圧ｖ２を設定したトランジスタＱ１２が接続されてお
り、このｌ・ランジスタＱｌｌ、 Ｑ１２は電圧ｖ２
を基準として交互にオンオフ動作するように接続される
。上記トランジスタＱｌｌにはカレントミラー構成のト
ランジスタＱ１３． Ｑ１４が接続され、このトラン
ジスタＱ１４のコレクタ側にトランジスタＱ１５を介し
て上記充電電流を流すためのトランジスタＱＩＯのベー
スが接続されている。In FIG. 2, the configuration of transistors Q1 to Q8 is the same as that of the charge/discharge control circuit 10 (FIG. 5),
In the first embodiment, on the emitter side of the transistors Ql and Q2, a transistor Q9 for flowing the charging current 1 and a transistor Q10 (constituting a switching circuit) for flowing the charging current 3 are provided. And the Δ point in the figure,
That is, one terminal of the integrating capacitor C1 is connected to a transistor Qll, which constitutes the comparator 2 in FIG. 1, and a transistor Q12, which is set to an operating voltage v2.
are connected so that they operate alternately on and off based on . The transistor Qll has a current mirror configuration transistor Q13. A transistor Q14 is connected to the collector side of the transistor Q14, and a base of a transistor QIO for causing the charging current to flow through a transistor Q15 is connected to the collector side of the transistor Q14.
また、上記トランジスタＱｌｌ、 Ｑ１２のエミッタ
には、トランジスタＱ４．Ｑ５のベース側との間に、ト
ランジスタＱ１６〜Ｑ１８を含む回路（切替え回路）が
接続されており、これらの回路により、トランジスタＱ
ｌｌのベース電圧が電圧Ｖ２に達してオン動作するまで
のオフ状態を良好に維持することができる。Further, the emitters of the transistors Qll and Q12 are connected to transistors Q4. A circuit (switching circuit) including transistors Q16 to Q18 is connected between the base side of Q5 and the transistor Q
The OFF state can be maintained well until the base voltage of 11 reaches the voltage V2 and the ON operation is performed.
第１実施例は以上の構成からなり、その作用を第３図に
基づいて説明する。The first embodiment has the above configuration, and its operation will be explained based on FIG. 3.
第２図のトランジスタＱ１には、第３図（ａ）に示され
る複合同期信号が入力され、これによりトランジスタＱ
１のベース電圧が電圧Ｖ１よりも大きくなると、トラン
ジスタＱ１はオン動作し、充電電流■１により積分コン
デンサＣ１を充電し始める。そうして、積分コンデンサ
Ｃ１の充電電圧が電圧Ｖ２を超えると、コンパレータ２
を構成するトランジスタＱｌｌがオン動作しくトランジ
スタＱ１２はオフする）、これによりトランジスタＱ１
３〜Ｑ１５をオンしてトランジスタＱＩＯをオン動作さ
せる。従って、このトランジスタＱＩＯのオン動作によ
り充電電流Ｉ３が流れることになり、この結果、積分コ
ンデンサＣ１は１１＋１３の合成電流にて充電され、第
３図（ｂ）に示されるように図のＡ点電位は急激に」−
Ｈする。The composite synchronization signal shown in FIG. 3(a) is input to the transistor Q1 in FIG.
When the base voltage of the transistor Q1 becomes larger than the voltage V1, the transistor Q1 turns on and starts charging the integrating capacitor C1 with the charging current ■1. Then, when the charging voltage of the integrating capacitor C1 exceeds the voltage V2, the comparator 2
transistor Qll is turned on and transistor Q12 is turned off), thereby transistor Q1
3 to Q15 are turned on to turn on the transistor QIO. Therefore, due to the ON operation of this transistor QIO, a charging current I3 flows, and as a result, the integrating capacitor C1 is charged with a combined current of 11+13, and as shown in FIG. 3(b), the potential at point A in the figure is suddenly”-
Have sex.
このようにして、積分コンデンサＣ１は充電開始時では
充電電流■１にて時定数を大きくした状１〇 −
態で緩やかに充電されることになり、たとえ細かに連続
したノイズが混入してもこのノイズによりコンデンサＣ
１が積分されることはない。そして、途中からは充電電
流■３が加わり時定数を小さくした状態で急激にコンデ
ンサＣ１が充電されることになるので、コンパレータ１
から得られる最終的な垂直同期信号は、図（Ｃ）に示さ
れるように安定した信号幅を有する信号となる。In this way, at the start of charging, the integrating capacitor C1 is slowly charged at the charging current ■1 with a large time constant of 10 -, even if small continuous noise is mixed in. This noise causes capacitor C
1 is never integrated. Then, from the middle, the charging current ■3 is added and the capacitor C1 is suddenly charged with a small time constant, so the comparator 1
The final vertical synchronization signal obtained from the above is a signal having a stable signal width as shown in Figure (C).
第４図には、本発明の第２実施例の構成が示されており
、この第２実施例は放電時にも時定数を切り替えるよう
にしたものである。FIG. 4 shows the configuration of a second embodiment of the present invention, in which the time constant is switched even during discharge.
図において、トランジスタＱ１〜Ｑ８により構成される
充放電制御回路、充電電流■１を流すためのトランジス
タＱ９と充電電流■３を流すためのトランジスタＱ１０
、コンパレータ２を構成するトランジスタＱｌｌ、
Ｑ１２、そして切替え回路を構成する他のトランジスタ
Ｑ１３〜Ｑ１５の構成は、第１実施例の場合と同様であ
る。In the figure, a charge/discharge control circuit composed of transistors Q1 to Q8, a transistor Q9 for flowing charging current 1, and a transistor Q10 for flowing charging current 3
, transistor Qll forming comparator 2,
The configurations of Q12 and the other transistors Q13 to Q15 constituting the switching circuit are the same as in the first embodiment.
そして、第２実施例では、時定数を切り替える電圧ｖ２
を設定するトランジスタＱ１２のコレクタ側に、放電時
に時定数を切り替えるために、カレントミラー構成のト
ランジスタＱ２０． Ｑ２１及びトランジスタＱ２２
が接続され、また」上記トランジスタＱｌ、Ｑ２のエミ
ッタ側には放電電流■４を流すためのトランジスタＱ２
３（切（→え回路）が設けられており、このトランジス
タＱ２３のベース側にトランジスタＱ２２を介して上記
トランジスタＱ２１のコレクタ側が接続されている。な
お、その他のトランジスタＱ１９． Ｑ２５〜Ｑ２８は
、上記ｌ・ランンスタを確実に動作させるために設けら
れる。In the second embodiment, the voltage v2 for switching the time constant is
On the collector side of the transistor Q12 for setting the current mirror configuration, a transistor Q20. Q21 and transistor Q22
A transistor Q2 is connected to the emitter side of the transistors Ql and Q2 for flowing a discharge current 4.
The collector side of the transistor Q21 is connected to the base side of this transistor Q23 via the transistor Q22.The other transistors Q19. This is provided to ensure the operation of the l-run star.
第２実施例は以」二の構成からなり、トランジスタＱ１
がオン動作して積分コンデンサＣ１に充電する場合は、
第１実施例と同様であり、充電電圧がｖ２に達した時点
で時定数が切り替えられ、充電電流■３が追加されるこ
とによりＡ点電位は急激に」二昇する。The second embodiment has the following two configurations, and the transistor Q1
When it turns on and charges the integrating capacitor C1,
This is similar to the first embodiment, and when the charging voltage reaches v2, the time constant is switched, and the charging current 3 is added, so that the potential at point A suddenly rises by 2.
一方、第３図（ａ）に示されるように、複合同期信号中
の垂直同期信号期間１００が終了すると、トランジスタ
Ｑ２がオン動作して積分コンデンサＣ１の電荷は放電さ
れる。そして、積分コンデンサＣ】の電圧がｖ２以下に
なると、今度はコンパレータ２内のトランジスタＱ１２
がオン動作（トランジスタＱ１．１はオフ）するので、
これによりトランジスタＱ２０〜Ｑ２２を介してトラン
ジスタＱ２３がオンして放電電流Ｉ４を流すことになる
。従って、放電時定数が切り替えられ、第３図（ｄ）に
示されるように、Ａ点電位は急激に低下することになり
、コンパレータ１から出力される垂直同期信号における
立ち下がりが迅速に行われ、パルス幅の検出を正確に行
うことができる。On the other hand, as shown in FIG. 3(a), when the vertical synchronizing signal period 100 in the composite synchronizing signal ends, the transistor Q2 turns on and the charge in the integrating capacitor C1 is discharged. Then, when the voltage of the integrating capacitor C] becomes less than v2, the transistor Q12 in the comparator 2
is turned on (transistor Q1.1 is turned off), so
As a result, transistor Q23 is turned on via transistors Q20 to Q22, causing discharge current I4 to flow. Therefore, the discharge time constant is switched, and as shown in FIG. 3(d), the potential at point A drops rapidly, and the vertical synchronization signal output from comparator 1 quickly falls. , the pulse width can be detected accurately.
この第２実施例では、充電時の時定数を切り替えるため
の電圧ｖ２で放電時の時定数をも切り替えているが、放
電時においては」上記電圧Ｖ２を高く設定し早期に放電
時定数を切り替えるようにすることができ、これにより
更に垂直同期パルスの立ち下がりを迅速に行ってパルス
幅後端部を正確に検出することができる。In this second embodiment, the time constant during discharging is also switched using the voltage v2 used to switch the time constant during charging, but during discharging, the voltage V2 is set high and the discharging time constant is switched early. This allows the vertical synchronizing pulse to fall more quickly and to accurately detect the trailing edge of the pulse width.
［発明の効果］
以」二説明したように、本発明によれば、複合同期信号
から垂直同期信号を分離するために設けられるコンデン
サの積分値を検出するコンパレータを設け、このコンデ
ンサの積分値が所定値を超えた時に上記コンパレータの
出力により充電電流を増加させて時定数を切り替えるよ
うにしたので、積分時定数を最初は大きくし、途中から
小さく設定することができ、ノイズによる誤動作を生じ
させることがなく、また垂直同期信号のパルス幅も安定
させることができる。[Effects of the Invention] As described below, according to the present invention, a comparator is provided to detect the integral value of a capacitor provided for separating a vertical synchronizing signal from a composite synchronizing signal, and the integral value of this capacitor is When the charging current exceeds a predetermined value, the charging current is increased by the output of the above comparator and the time constant is switched, so the integration time constant can be set large at first and then set small halfway, which prevents malfunctions due to noise. In addition, the pulse width of the vertical synchronization signal can be stabilized.
また、他の発明は放、電時の時定数も切り替え制御する
ようにしたので、放電を迅速に行って信号の立ち下がり
を正確に検出し、垂直同期信号のパルス幅を更に安定化
することが可能となる。In addition, in another invention, the time constant during discharge and discharge is also controlled by switching, so that the discharge is performed quickly, the falling edge of the signal can be accurately detected, and the pulse width of the vertical synchronization signal can be further stabilized. becomes possible.
第１図は本発明の第１実施例に係る垂直同期信号分離回
路の概略構成を示す回路図、第２図は第１実施例の詳細
な構成を示す回路図、第３図は実施例の動作を示す波形
図、第４図は本発明の第２実施例の構成を示す回路図、
第５図は従来の垂直同期信号分離回路の構成を示す回路
図、第６図は従来回路の動作を示す波形図である。
１・・・ヒステリシス形のコンパレータ、２・・・コン
パレータ、
Ｑｌ、Ｑ２・・・充放電制御回路を構成するｌ・ランジ
スタ、
Ｑ３〜ＱＩＯ・・・ｌ・ランジスタ、
Ｑｌ、１．、 Ｑｌ２・・・コンパレータを構成する
トランジスタ、
Ｑ１３〜Ｑ２８・・・ｌ・ランジスタ、Ｃ１・・・積分
コンデンサ。
特許出願人 新日本無線株式会社FIG. 1 is a circuit diagram showing a schematic configuration of a vertical synchronization signal separation circuit according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a detailed configuration of the first embodiment, and FIG. 3 is a circuit diagram showing a detailed configuration of the first embodiment. A waveform diagram showing the operation, FIG. 4 is a circuit diagram showing the configuration of the second embodiment of the present invention,
FIG. 5 is a circuit diagram showing the configuration of a conventional vertical synchronization signal separation circuit, and FIG. 6 is a waveform diagram showing the operation of the conventional circuit. DESCRIPTION OF SYMBOLS 1... Hysteresis type comparator, 2... Comparator, Ql, Q2... L transistor forming a charge/discharge control circuit, Q3~QIO... L transistor, Ql, 1. , Ql2...transistor forming a comparator, Q13-Q28...l transistor, C1...integrating capacitor. Patent applicant New Japan Radio Co., Ltd.
Claims (2)
電電流を流す充放電制御回路を有し、上記コンデンサの
充放電により上記複合同期信号から垂直同期信号を分離
する垂直同期信号分離回路において、上記コンデンサの
積分値を検出するコンパレータと、上記コンデンサの積
分値が所定値を超えた時に上記コンパレータの出力によ
り充電電流を増加させるように時定数を切替え制御する
切替え回路と、を設けたことを特徴とする垂直同期信号
分離回路。(1) A vertical synchronization signal separation circuit that has a charge/discharge control circuit that causes a charge/discharge current to flow through a capacitor based on input of a composite synchronization signal, and separates a vertical synchronization signal from the composite synchronization signal by charging and discharging the capacitor, A comparator that detects the integral value of the capacitor, and a switching circuit that switches and controls a time constant so that the charging current is increased by the output of the comparator when the integral value of the capacitor exceeds a predetermined value. Features vertical synchronization signal separation circuit.
すると共に、上記コンパレータの出力に基づいて放電時
の時定数も切替え制御することを特徴とする上記請求項
１記載の垂直同期信号分離回路。(2) The vertical synchronization signal separation circuit according to claim 1, wherein the switching circuit controls switching of the time constant during charging and also controls switching of the time constant during discharging based on the output of the comparator. .
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