JP2650107B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例
えば、バイポーラ・CMOS型のランダム・アクセス・メモ
リ（以下、バイポーラ・CMOS型RAMという）などに利用
して有効な技術に関するものである。

〔従来の技術〕

ECL（Emitter Coupled Logic）との互換性を持つい
わゆるECLインタフェースのバイポーラ・CMOS型RAMがあ
る。

バイポーラ・CMOS型RAMは、そのメモリアレイが例え
ば高抵抗負荷型のＮチャンネルMOSFETメモリセル（nMOS
メモリセル）によって構成され、またそのメモリ周辺回
路がバイポーラトランジスタ及びCMOS（相補型MOSFET）
によって構成されることで、回路の高集積化と低消費電
力化及び動作の高速化があわせて実現される。バイポー
ラ・CMOS型RAMは、さらにその読み出し回路が電流セン
ス型とされ読み出し信号の振幅が圧縮されることで、読
み出し動作の高速化が図られる。

バイポーラ・CMOS型RAMについては、例えば、日経マ
グロウヒル社発行、1986年３月10日付「日経エレクトロ
ニクス」の199頁〜217頁に記載されている。

〔発明が解決しようとする問題点〕

第４図には、上記に記載されるバイポーラ・CMOS型RA
Mの読み出し回路の回路図が示されている。バイポーラ
・CMOS型RAMは、複数のメモリアレイＭ−ARY0〜Ｍ−ARY
3を含み、さらに各メモリアレイに対応して設けられる
カラムスイッチCSW0〜CSW3及びセンスアンプSA0〜SA3を
含む。これらのセンスアンプを構成する差動トランジス
タT11・T12等のコレクタは、相補共通コレクタ線ｒ・ｒ
を介してデータ出力バッファDOBのカスケード回路に結
合される。カスケード回路の出力信号は、さらに対応す
るエミッタフォロア回路を介して、差動トランジスタT
2,T3及びT4を基本構成とするメインアンプに伝達され
る。

センスアンプSA0〜SA3は、選択信号s0〜s3に従って、
択一的に動作状態とされる。選択されたメモリセルMCか
ら出力される読み出し信号は、電圧信号とされ、例えば
相補データ線D0・▲▼及び相補共通データ線CD0・
▲▼を介してセンスアンプSA0に伝達される。こ
の読み出し信号は、センスアンプSA0によって電流信号
に変換され、相補共通コレクタ線ｒ・ｒを介してデータ
出力バッファDOBのカスケード回路に伝達される。カス
ケード回路は、読み出し信号を抵抗R11及びR10によって
電圧信号に戻すとともに、相補共通コレクタ線ｒ・の
レベルをダイオードD1の順方向電圧とトランジスタT17
及びT18のベース・エミッタ電圧によって決まる所定の
レベルにクランプする。電圧信号に戻された読み出し信
号は、対応するエミッタフォロア回路を介してデータ出
力バッファDOBのメインアンプに伝達され、さらに増幅
される。メインアンプの出力信号は、オープンエミッタ
の出力トランジスタT1からデータ出力端子DOを介して、
外部に送出される。

つまり、上記バイポーラ・CMOS型RAMでは、電流セン
ス型の読み出し回路が用いられることによって、相補共
通データ線CD0・▲▼〜CD3・▲▼の信号振
幅が圧縮される。また、読み出し信号は、電流信号とし
て、相補共通コレクタ線r.のレベル変動をともなうこ
となくカスケード回路に伝達される。このため、読み出
し信号の伝達遅延時間が縮小され、バイポーラ・CMOS型
RAMの読み出し動作が一段と高速化されるものである。

ところが、上記のような読み出し回路には、さらに次
のような問題点があることが、本願発明者等の研究によ
って明らかとなった。すなわち、前述のように、選択さ
れたメモリセルから出力される読み出し信号は、対応す
るセンスアンプによって電流信号に変換される。このた
め、各相補共通データ線は、対応するセンスアンプの入
力端子すなわちその差動トランジスタのベースにおい
て、例えば数十mV程度のレベル差を依然必要とする。こ
のレベル差は、対応する差動トランジスタを介して相補
共通コレクタ線r.に伝達され、結果的に相補共通コレ
クタ線ｒ・に結合される比較的大きな負荷容量のチャ
ージ・ディスチャージ動作を余儀なくされる。したがっ
て、読み出し信号が反転されるごとに伝達遅延が生じ、
バイポーラ・CMOS型RAMの読み出し動作の高速化が制限
されるものである。

この発明の目的は、信号伝達遅延時間を短縮した電流
センス型の読み出し回路を提供することにある。この発
明の他の目的は、電流センス型の読み出し回路を含むバ
イポーラ・CMOS型RAM等の読み出し動作の高速化を図る
ことにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
電流センス型の読み出し回路において、相補共通コレク
タ線に結合されるカスケード回路を、相補共通コレクタ
線の電位差を反転・増幅する差動アンプと、上記差動ア
ンプの相補出力信号を相補共通コレクタ線に伝達しかつ
相補共通コレクタア線を介して伝達される電流信号を電
圧信号に変換する２組のエミッタフォロア回路とにより
構成するものである。

〔作用〕

上記した手段によれば、相補共通コレクタ線の電位差
が差動アンプを介して増幅・負帰還されることで、相補
共通コレクタ線の電位差が著しく縮小されるため、読み
出し信号の反転にともなう相補共通コレクタ線のチャー
ジ・ディスチャージ動作を短縮し、相補共通コレクタ線
による読み出し信号の伝達遅延時間が短縮することがで
き、バイポーラ・CMOS型RAM等の読み出し動作をさらに
高速化することができる。

〔実施例〕

第２図には、この発明が適用されたバイポーラ・CMOS
型RAMの一実施例のブロック図が示されている。同図の
各ブロックを構成する回路素子は、公知のバイポーラ・
CMOS集積回路の製造技術によって、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。

第２図において、この実施例のバイポーラ・CMOS型RA
Mは、特に制限されないが、４個のメモリアレイＭ−ARY
0〜Ｍ−ARY3を含む。各メモリアレイは、同図の水平方
向に配置されるｍ＋１本のワード線と、垂直方向に配置
されるｎ＋１組の相補データ線及びこれらのワード線と
相補データ線の交点に配置される（ｍ＋１）×（ｎ＋
１）個のスタティック型メモリセルとにより構成され
る。

メモリアレイＭ−ARY0〜Ｍ−ARY3を構成するワード線
は、特に制限されないが、対応するメインワード線を介
して、ＸアドレスデコーダXDCRに結合され、択一的にハ
イレベルの選択状態とされる。

ＸアドレスデコーダXDCRは、上記４個のメモリアレイ
Ｍ−ARY0〜Ｍ−ARY3に対して共通に設けられる。Ｘアド
レスデコーダXDCRには、ＸアドレスバッファXADBから相
補内部アドレス信号ａx0〜ａxi（ここで、例えば非反転
内部アドレス信号ax0と反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａx0のように表す。
以下同じ）が供給され、またタイミング制御回路TCから
タイミング信号φceが供給される。Ｘアドレスデコーダ
XDCRは、タイミング信号φceに従って、選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダXDCRは、上記相補内部アドレス信号ａx0〜ａxiをデコ
ードし、Ｘアドレス信号AX0〜AXiによって指定される一
本のワード線を択一的に選択状態とする。

ＸアドレスバッファXADBは、外部端子AX0〜AXi介して
供給されるECLレベルのＸアドレス信号AX0〜AXiを受
け、CMOSレベルの上記相補内部アドレス信号ａx0〜ａxi
を形成する。

一方、メモリアレイＭ−ARY0〜Ｍ−ARY3を構成する相
補データ線は、対応するカラムスイッチCSW0〜CSW3を介
して、対応する相補共通データ線CD0・▲▼〜CD3
・▲▼に選択的に接続される。

カラムスイッチCSW0〜CSW3は、それぞれ対応するメモ
リアレイの各相補データ線に対応して設けられるｎ＋１
組のスイッチMOSFETを含む。各組のスイッチMOSFETに
は、対応するＹアドレスデコーダYDCR0〜YDCR3から対応
するデータ線選択信号０〜Ynがそれぞれ供給される。こ
れらのスイッチMOSFETは、対応するデータ線選択信号Y0
〜Ynが択一的にハイレベルとされることでオン状態とな
り、対応する相補データ線と相補共通データ線を選択的
に接続する。

ＹアドレスデコーダYDCR0〜YDCR3には、Ｙアドレスバ
ッファYADBから上位２ビットを除くｊ−１ビットの相補
内部アドレス信号ａy0〜ａyj−２が共通に供給され、タ
イミング制御回路TCから上記タイミング信号φceが供給
される。ＹアドレスデコーダYDCR0〜YDCR3は、タイミン
グ信号φceに従って、選択的に動作状態とされる。この
動作状態において、ＹアドレスデコーダYDCR0〜YDCR3
は、相補内部アドレス信号ａy0〜ａyj−２をデコードし
て、上記データ線選択信号Y0〜Ynを択一的にハイレベル
とする。

ＹアドレスバッファYADBは、外部端子AY0〜AYjを介し
て供給されるECLレベルのＹアドレス信号AY0〜AYjを受
け、CMOSレベルの上記相補内部アドレス信号ａy0〜ａyj
を形成する。このうち、上位２ビットを除くｊ−１ビッ
トの相補内部アドレス信号ａy0〜ａyj−２は上記Ｙアド
レスデコーダYDCR0〜YDCR3に共通に供給され、上記２ビ
ットの相補内部アドレス信号ａyj−１〜ａyjはアレイ選
択回路ASELに供給される。

アレイ選択回路ASELは、ＹアドレスバッファYADBから
供給される上位２ビットの相補内部アドレス信号ａyj−
１〜ａyjをデコードし、選択信号s0〜s3を択一的に形成
する。これらの選択信号s0〜s3は、対応するセンスアン
プSA0〜SA3及びライトアンプWA0〜WA3にそれぞれ供給さ
れる。

相補共通データ線CD0・▲▼〜CD3・▲▼
は、対応するセンスアンプSA0〜SA3の入力端子にそれぞ
れ結合されるとともに、対応するライトアンプWA0〜WA3
の出力端子にそれぞれ結合される。

センスアンプSA0〜SA3は、後述するように、それぞれ
のベースが対応する上記相補共通データ線CD0・▲
▼〜CD3・▲▼に結合される一対の差動トラン
ジスタを含む。各差動トランジスタの一方及び他方のコ
レクタは、相補共通コレクタ線ｒ・にそれぞれ共通結
合される。また、各差動トランジスタの共通結合された
エミッタと回路の電源電圧Veeとの間には、そのゲート
に対応する上記選択信号s0〜s3を受けるＮチャンネル型
の駆動MOSFETがそれぞれ設けられる。これらの駆動MOSF
ETは、対応する選択信号s0〜s3がハイレベルとされるこ
とで、選択的に電流源回路として機能する。

バイポーラ・CMOS型RAMが読み出し動作モードとされ
るとき、相補共通データ線CD0・▲▼〜CD3・▲
▼には、対応するメモリアレイＭ−ARY0〜Ｍ−ARY3
の指定されたメモリセルから出力される読み出し信号が
伝達される。この読み出し信号は、後述するように電圧
信号とされ、その振幅は比較的小さくされる。センスア
ンプSA0〜SA3は、対応する選択信号s0〜s3がハイレベル
とされることで、択一的に動作状態とされる。この動作
状態において、センスアンプSA0〜SA3は、対応する相補
共通データ線CD0・▲▼〜CD3・▲▼を介し
て供給される読み出し信号を電流信号に変換し、相補共
通コレクタ線ｒ・に伝達する。

相補共通コレクタ線ｒ・は、データ出力バッファDO
Bのカスケード回路に結合される。データ出力バッファD
OBは、後述するように、相補交通コレクタ線ｒ・に結
合されるカスケード回路と、上記カスド回路の出力信号
を受けるメインアンプ及び上記メインアンプの出力信号
を受けるオープンエミッタ型の出力トランジスタとを含
む。データ出力バッファDOBのメインアンプには、タイ
ミング制御回路TCからタイミング信号φoeが供給され
る。

データ出力バッファDOBのカスケード回路は、後述す
るように、相補共通コレクタ線ｒ・を介して伝達され
る読み出し信号を電圧信号に戻すとともに、相補共通コ
レクタ線ｒ・の電位を所定のレベルにクランプしかつ
非反転信号線ｒと反転信号線との間の電位差を圧縮す
る機能を持つ。カスケード回路により電圧信号に戻され
た読み出し信号は、対応するエミッタフォロア回路を介
して、データ出力バッファDOBのメインアンプに供給さ
れる。

データ出力バッファDOBのメインアンプは、バイポー
ラ・CMOS型RAMの読み出し動作モードにおいて、タイミ
ング信号φoeに従って選択的に動作状態とされる。この
動作状態において、メインアンプは、カスケード回路か
ら伝達される読み出し信号をさらに増幅し、オープンエ
ミッタの出力トランジスタを介して外部に送出する。

センスアンプSA0〜SA3,相補共通コレクタ線ｒ・及
びデータ出力バッファDOBを含むバイポーラ・CMOS型RAM
の読み出し回路の具体的な回路構成とその動作について
は、後で詳細に説明する。

一方、ライトアンプWA0〜WA3の入力端子は、さらに相
補書き込み信号線ｗ・を介してデータ入力バッファDI
Bの出力端子に共通結合される。ライトアンプWA0〜WA3
には、上記アレイ選択回路ASELから選択信号s0〜s3が供
給される。また、データ入力バッファDIBには、タイミ
ング制御回路TCからタイミング信号φweが供給される。

データ入力バッファDIBは、バイポーラ・CMOS型RAMの
書き込み動作モードにおいて、タイミング信号φweに従
って選択的に動作状態とされる。この動作状態におい
て、データ入力バッファDIBは、データ入力端子DIを介
して供給されるECLレベルの書き込みデータをMOSレベル
の相補書き込み信号に変換し、相補書き込み信号線ｗ・
を介してライトアンプWA0〜WA3に伝達する。

ライトアンプWA0〜WA3は、対応する選択信号s0〜s3が
ハイレベルとされることで、択一的に動作状態とされ
る。この動作状態において、ライトアンプWA0〜WA3は、
データ入力バッファDIBから相補書き込み信号線ｗ・
を介して供給される相補書き込み信号を、対応する相補
共通データ線CD0・▲▼〜CD3・▲▼にそれ
ぞれ伝達する。

タイミング制御回路TCは、外部から制御信号として供
給されるチップ選択信号▲▼及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。

第１図には、第２図のバイポーラ・CMOS型RAMの読み
出し回路の一実施例の回路図が示されている。以下の図
において、そのチャンネル（バックゲート）部に矢印が
付加されるMOSFETはＰチャンネル型であり、矢印の付加
されないＮチャンネルMOSFETと区別される。また、図示
されるバイポーラトランジスタは、すべてNPN型トラン
ジスタである。

第２図において、メモリアレイＭ−ARY0〜Ｍ−ARY3
は、前述のように、同図の水平方向に配置されるｍ＋１
本のワード線W0〜Wmと、垂直方向に配置されるｎ＋１組
の相補データ線D0・▲▼〜Dn・▲▼及びこれら
のワード線と相補データ線の交点に格子状に配置される
（ｍ＋１）×（ｎ＋１）個のスタティック型メモリセル
により構成される。

各スタティック型メモリセルは、第１図のメモリセル
MC1に代表して示されるように、ゲート及びドレインが
互いに交差結合されるＮチャンネル型の駆動MOSFETQ11
及びQ12を含む。これらの駆動MOSFETQ11及びQ12のソー
スは、回路の電源電圧Vee（第２の電源電圧）に結合さ
れる。特に制限されないが、電源電圧Veeは、例えば−
5.2Vのような負の電源電圧とされる。駆動MOSFETQ11及
びQ12のドレインと回路の接地電位（第１の電源電圧）
との間には、抵抗R6及びR7がそれぞれ設けられる。抵抗
R6及びR7は、メモリセルMC1に論理“1"又は論理“0"の
記憶データが格納され対応する駆動MOSFETQ12又はQ11が
オン状態とされるとき、そのゲート電圧がリーク電流に
よって低下するのを防止できる程度の高い抵抗値を持つ
ように設計される。

駆動MOSFETQ11及びQ12のドレインは、それぞれメモリ
セルMC1の非反転及び反転入出力ノードとされる。これ
らの入出力ノードは、Ｎチャンネル型の伝送ゲートMOSF
ETQ13及びQ14を介して、対応する相補データ線D0・▲
▼に結合される。伝送ゲートMOSFETQ13及びQ14のゲー
トは、対応するワード線W0に共通結合される。

ワード線W0がロウレベルとされるとき、伝送ゲートMO
SFETQ13及びQ14はともにオフ状態となり、メモリセルMC
1は相補データ線D0・▲▼から分離される。ワード
線W0が択一的にハイレベルの選択状態とされるとき、伝
送ゲートMOSFETQ13及びQ14はともにオン状態となり、相
補データ線D0・▲▼の非反転信号線及び反転信号線
の間にはメモリセルMC1の記憶データに従った所定のレ
ベル差が生じる。このレベル差は、メモリセルMC1の読
み出し信号として、相補データ線D0・▲▼から相補
共通データ線CD0・▲▼に伝達される。バイポー
ラ・CMOS型RAMが書き込み動作モードとされるとき、相
補共通データ線CD0・▲▼及び相補データ線D0・
▲▼には、ライトアンプWA0から相補書き込み信号
が供給される。この相補書き込み信号は、ワード線W0が
ハイレベルとされ伝送ゲートMOSFETQ13及びQ14がオン状
態とされることで、メモリセルMC1に新しい記憶データ
として書き込まれる。

メモリアレイＭ−ARY0を構成する相補データ線D0・▲
▼は、その一方において、ＰチャンネルMOSFETQ1及
びQ2を介して回路の接地電位に結合される。これらのMO
SFETQ1及びQ2は、そのゲートが回路の電源電圧Veeに結
合されることによって常時オン状態とされ、負荷MOSFET
として機能する。

メモリアレイＭ−ARY0を構成する相補データ線D0・▲
▼は、その他方において、カラムスイッチCSW0の対
応する２組のスイッチMOSFETQ3・Q15及びQ4・Q16を介し
て、相補共通データ線CD0・▲▼に選択的に接続
される。カラムスイッチCSW0のＮチャンネル型のスイッ
チMOSFETQ15及びQ16のゲートは共通結合され、カラムア
ドレスデコーダCDCRから対応するデータ線選択信号Y0が
供給される。同様に、カラムスイッチCSW0のＰチャンネ
ル型のスイッチMOSFETQ3及びQ4のゲートは共通結合さ
れ、上記データ線選択信号Y0のインバータ回路N1による
反転信号が供給される。これらのスイッチMOSFETは、対
応するデータ線選択信号Y0が択一的にハイレベルとされ
ることで一斉にオン状態となり、相補データ線D0・▲
▼と相補共通データ線CD0・▲▼を選択的に接
続する。

相補共通データ線CD0・▲▼は、センスアンプS
A0を構成する差動トランジスタT11・T12（第１の差動ト
ランジスタ）のベースにそれぞれ結合される。相補共通
データ線CD0・▲▼は、図示されないライトアン
プWA0の出力端子にも結合される。同様に、相補共通デ
ータ線CD1・▲▼〜CD3・▲▼は、対応する
センスアンプSA1〜SA3を構成する同様な差動トランジス
タのベースにそれぞれ結合されるとともに、対応するラ
イトアンプWA1〜WA3の出力端子にそれぞれ結合される。

差動トランジスタT11・T12の共通結合されたエミッタ
と回路の電源電圧Veeとの間には、Ｎチャンネル型の駆
動MOSFETQ17が設けられる。MOSFETQ17のゲートには、上
記アレイ選択回路ASELから選択信号s0が供給される。同
様に、センスアンプSA1〜SA3を構成する各差動トランジ
スタの共通結合されたエミッタと回路の電源電圧Veeと
の間には、そのゲートに対応する選択信号s1〜s3を受け
る同様な駆動MOSFETがそれぞれ設けられる。

センスアンプSA0〜SA3を構成する一方の差動トランジ
スタT11等のコレクタは、相補共通コレクタ線の非反転
信号線ｒに共通結合される。同様に、センスアンプSA0
〜SA3を構成する他方の差動トランジスタT12等のコレク
タは、その反転信号線に共通結合される。相補共通コ
レクタ線ｒ・は、データ出力バッファDOBのカスケー
ド回路を構成する差動トランジスタT9・T8のベースにそ
れぞれ結合される。

センスアンプSA0〜SA3の差動トランジスタT11・T12等
は、選択信号s0〜s3がハイレベルとされ対応するMOSFET
Q17等がオン状態とされることで択一的に動作状態とさ
れる。この動作状態において、差動トランジスタT11・T
12等は、選択されたメモリセルから対応する相補データ
線及び相補共通データ線を介して伝達される読み出し信
号に従って電流信号を形成し、相補共通コレクタ線ｒ・
に供給する。つまり、選択されたメモリセルから電圧
信号として出力される読み出し信号は、対応するセンス
アンプSA0〜SA3によって、相補共通コレクタ線ｒ・ｒに
対する電流信号として変換される。

データ出力バッファDOBのカスケード回路は、上記差
動トランジスタT8・T9（第２の差動トランジスタ）を基
本構成とする差動アンプと、トランジスタT7及びT10を
基本構成とする２組のエミッタフォロア回路とを含む。
差動トランジスタT8・T9のコレクタと回路の接地電位と
の回路には、負荷抵抗R3及びR4がそれぞれ設けられる。
また、差動トランジスタT8・T9の共通結合されたエミッ
タと回路の電源電圧Veeとの間には、定電流源IS5が設け
られる。差動トランジスタT8・T9のコレクタは、さらに
トランジスタT7及びT10のベースにそれぞれ結合され
る。

トランジスタT7のコレクタと回路の接地電位との間に
は、負荷抵抗R2が設けられる。また、トランジスタT7の
エミッタは、差動トランジスタT8のベースすなわち相補
共通コレクタ線の反転信号線に結合され、さらに定電
流源IS4を介して回路の電源電圧Veeに結合される。同様
に、トランジスタT10のコレクタと回路の接地電位との
間には、負荷抵抗R5が設けられる。また、トランジスタ
T10のエミッタは、差動トランジスタT9のベースすなわ
ち相補共通コレクタ線の非反転信号線ｒに結合され、さ
らに定電流源IS6を介して回路の電源電圧Veeに結合され
る。トランジスタT7及びT8は、対応する抵抗R2及びR5と
定電流源IS4及びIS6とともに、２組のエミッタフォロア
回路を構成する。

カスケード回路は、相補共通コレクタ線ｒ・を介し
て電流信号として伝達される読み出し信号を、電圧信号
に変換する。すなわち、選択されたメモリセルから対応
する相補データ線及び相補共通データ線を介して出力さ
れる読み出し信号は、対応するセンスアンプSA0〜SA3に
よって、相補共通コレクタ線ｒ・に対する電流信号に
変換される。これらの電流信号の変化は、カスケード回
路の２組のエミッタフォロア回路に対する引き込み電流
を増減させる。これにより、抵抗R5及びR2の電圧降下つ
まりトランジスタ10及びT7のコレクタ電圧が変化される
ものである。

カスケード回路は、さらに相補共通コレクタ線ｒ・
の非反転信号線と反転信号線との間の電位差を圧縮する
いわゆるイコライズ機能を持つ。すなわち、前述のよう
に、相補共通コレクタ線ｒ・はカスケード回路の差動
アンプを構成する差動トランジスタT9・T8のベースにそ
れぞれ結合される。相補共通コレクタ線ｒ・の非反転
信号線の電位が反転信号線よりも高くなると、トランジ
スタT9のコレクタ電流が増加し、逆にトランジスタT8の
コレクタ電流が減少する。このため、トランジスタT9の
コレクタ電圧が低下し、トランジスタT10のエミッタ電
圧すなわち相補共通コレクタ線の非反転信号線ｒの電位
が低くされる。また、トランジスタT8のコレクタ電流が
減少することで、トランジスタT8のコレクタ電圧が上昇
し、トランジスタT7のエミッタ電圧すなわち相補共通コ
レクタ線の反転信号線の電位が高くされる。一方、相
補共通コレクタ線ｒ・の非反転信号線の電位が反転信
号線よりも低くなると、トランジスタT9のコレクタ電流
が減少し、逆にトランジスタT8のコレクタ電流が増加す
る。このため、トランジスタT9のコレクタ電圧が上昇
し、トランジスタT10のエミッタ電圧すなわち相補共通
コレクタ線の非反転信号線ｒの電位が高くされる。ま
た、トランジスタT8のコレクタ電流が増加することで、
トランジスタT8のコレクタ電圧が低下し、トランジスタ
T7のエミッタ電圧すなわち相補共通コレクタ線の反転信
号線の電位が低くされる。つまり、相補共通コレクタ
線ｒ・の電位差は、差動トランジスタT9・T8からなる
差動アンプによって反転・増幅され、対応するエミッタ
フォロア回路を介して相補共通コレクタ線ｒ・に負帰
還される。これにより、相補共通コレクタ線ｒ・の電
位差はイコライズされ、常にほぼ同一の電位とされる。

カスケード回路の相補出力信号すなわちトランジスタ
T10及びT7のコレクタ電圧は、トランジスタT6及び定電
流源IS3又はトランジスタT5及び定電流源IS2とからなる
エミッタフォロア回路を介して、メインアンプを構成す
る差動トランジスタT2及びT4のベースにそれぞれ伝達さ
れる。

トランジスタT2には、そのベースに上述のタイミング
信号φoeのインバータ回路N2による反転信号を受けるト
ランジスタT3が並列形態に設けられる。トランジスタT4
のコレクタは、回路の接地電位に結合される。また、ト
ランジスタT2及びT3の共通結合されたコレクタと回路の
接地電位との間には、負荷抵抗R1が設けられる。差動ト
ランジスタT2〜T4の共通結合されたエミッタと回路の電
源電圧Veeとの間には、定電流源IS1が設けられる。これ
らの差動トランジスタT2〜T4は、データ出力バッファDO
Bのメインアンプを構成する。

トランジスタT2及びT3の共通結合されたコレクタは、
トランジスタT1のベースに結合される。トランジスタT1
のコレクタは回路の接地電位に結合され、そのエミッタ
はバイポーラ・CMOS型RAMのデータ出力端子DIに結合さ
れる。これにより、トランジスタT1はオープンエミッタ
の出力トランジスタとして機能する。

タイミング信号φoeがロウレベルとされインバータ回
路N2の出力信号がハイレベルとされるとき、トランジス
タT3はオン状態となる。したがって、トランジスタT2及
びT3の共通結合されたコレクタの電位は、定電流源IS1
から提供される動作電流と抵抗R1によって決まる所定の
ロウレベルに固定される。これにより、出力トランジス
タT1はカットオフ状態となる。

一方、タイミング信号φoeがハイレベルとなりインバ
ータ回路N2の出力信号がロウレベルになると、トランジ
ウタT3はカットオフ状態となる。このとき、差動トラン
ジスタT2・T4は差動アンプとして機能し、上記カスケー
ド回路から２組のエミッタフォロア回路を介して伝達さ
れる読み出し信号を増幅する。メインアンプの出力信号
は、出力トランジスタT1からデータ出力端子DIを介し
て、外部に送出される。

以上のように、この実施例のバイポーラ・CMOS型RAM
では、択一的に動作状態とされる複数のセンスアンプと
相補共通コレクタ線ｒ・及びカスケード回路とを含む
電流センス型の読み出し回路が用いられる。カスケード
回路は、相補共通コレクタ線ｒ・の電位差を反転・増
幅する差動アンプと、上記差動アンプの出力信号を相補
共通コレクタ線ｒ・に伝達しかつ相補共通コレクタ線
ｒ・を介して伝達される電流信号を電圧信号に変換す
る２組のエミッタフォロア回路を含む。相補共通コレク
タ線ｒ・の電位差は、差動アンプ及び２組のエミッタ
フォロア回路を介して負帰還され、結果的に相補共通コ
レクタ線ｒ・の電位差が圧縮される。このため、読み
出し信号の反転にともなう相補共通コレクタ線ｒ・ｒの
チャージ・ディスチャージ動作が短縮され、読み出し回
路の信号伝達遅延時間が短縮される。これにより、バイ
ポーラ・CMOS型RAMの読み出し動作はさらに高速化され
るものである。

以上の本実施例に示されるように、この発明をバイポ
ーラ・CMOS型RAM等の半導体集積回路装置に適用した場
合、次のような効果が得られる。すなわち、 （１）電流センス型の読み出し回路において、相補共通
コレクタ線に結合されるカスケード回路を、相補共通コ
レクタ線の電位差を反転・増幅する差動アンプと、上記
差動アンプの相補出力信号を相補共通コレクタ線に伝達
しかつ相補共通コレクタ線を介して伝達される電流信号
を電圧信号に変換する２組のエミッタフォロア回路とに
より構成することで、相補共通コレクタ線の電位差を著
しく縮小できるという効果が得られる。

（２）上記（１）項により、読み出し信号が反転される
ことにともなう相補共通コレクタ線のチャージ・ディス
チャージ動作を短縮し、読み出し回路の信号伝達遅延時
間を短縮することができるという効果が得られる。

（３）上記（１）項及び（２）項により、電流センス型
の読み出し回路を含むバイポーラ・CMOS型RAM等の動作
マージンを大きくし、その設計自由度を高めることがで
きるという効果が得られる。

（４）上記（１）項及び（２）項により、電流センス型
の読み出し回路を含むバイポーラ・CMOS型RAM等の読み
出し動作をさらに高速化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の回
路図において、カスケード回路のエミッタフォロア回路
を構成するトランジスタT7及びT10のコレクタと回路の
接地電位との間には、レベルクランプ用のダイオード等
が設けられてもよい。センスアンプSA0〜SA3を構成する
差動トランジスタT11,T12等のベースと対応する相補共
通データ線CD0・▲▼〜CD3・▲▼との間に
は、レベルシフト用のトランジスタが設けられることも
よい。また、センスアンプSA0〜SA3のMOSFETQ17等に供
給される選択信号s0〜s3は、読み出し動作モードの条件
を含むものであってもよい。メモリアレイＭ−ARY0〜Ｍ
−ARY3を構成するスタティック型メモリセルは、高抵抗
R6及びR7に代えてＰチャンネル型の負荷MOSFETを用いる
ものであってもよいし、２組のCMOSインバータ回路を交
差接続することによってメモリセルを構成するものであ
ってもよい。第２図の回路ブロック図において、メモリ
アレイは１個又は８個以上設けられるものであっもよ
い。また、第３図に示されるように、メモリアレイの相
補データ線D0・▲▼〜Dn・▲▼に対応してｎ＋
１個のセンスアンプSA0〜SAnを設けることで、カラムス
イッチを設けずに相補データ線の選択動作を行うことも
よい。

すなわち、第３図の実施例では、メモリアレイＭ−AR
Yのｎ＋１組の相補データ線D0・▲▼〜Dn・▲
▼に対応してｎ＋１個のセンスアンプSA0〜SAnが設けら
れ、各相補データ線は対応するセンスアンプの差動トラ
ンジスタT13・T14〜T15・T16のベースにそれぞれ結合さ
れる。各差動トランジスタの共通結合されたエミッタと
回路の電源電圧Veeとの間には、ＮチャンネルMOSFETQ22
〜Q23がそれぞれ設けられる。これらのMOSFETのゲート
には、ＹアドレスデコーダYDCRから対応するデータ線選
択信号Y0〜Ynが供給される。センスアンプSA0〜SAnは、
対応するデータ線選択信号Y0〜Ynがハイレベルとされる
ことで、択一的に動作状態とされるものである。

この第３図において、センスアンプSA0〜SAnの差動ト
ランジスタT13・T14〜T15・T16のベースと対応する相補
データ線D0・▲▼〜Dn・▲▼との間に、レベル
シフト用のトランジスタを設けてもよい。

さらに、第１図に示されるデータ出力バッファDOBの
具体的な回路構成や、第２図に示されるバイポーラ・CM
OS型RAMのブロック構成及び制御信号・アドレス信号等
の組み合わせなど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、バイポーラ型RAM等の各
種半導体記憶装置にも適用できる。本発明は、少なくと
もカスケード回路を含む電流センス型の読み出し回路を
具備する半導体集積回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、読み出し回路のカスケード回路を、相
補共通コレクタ線の電位差を反転・増幅する差動アンプ
と上記差動アンプの相補出力信号を相補共通コレクタ線
に伝達しかつ相補共通コレクタ線を介して伝達される電
流信号を電圧信号に変換する２組のエミッタフォロア回
路によって構成することで、相補共通コレクタ線の電位
差を圧縮し、電流センス型の読み出し回路を含むバイポ
ーラ・CMOS型RAM等の読み出し動作をさらに高速化でき
るものである。

【図面の簡単な説明】

第１図は、この発明が適用されたバイポーラ・CMOS型RA
Mの読み出し回路の一実施例を示す回路図、 第２図は、第１図の読み出し回路を含むバイポーラ・CM
OS型RAMの一実施例を示す回路ブロック図、 第３図は、この発明が適用されたバイポーラ・CMOS型RA
Mの読み出し回路のもう一つの実施例を示す回路図、 第４図は、従来のバイポーラ・CMOS型RAMの読み出し回
路の一例を示す回路図である。 Ｍ−ARY0〜Ｍ−ARY3……メモリアレイ、CSW0〜CSW3……
カラムスイッチ、SA0〜SA3,SAn……センスアンプ、DOB
……データ出力バッファ、MC,MC1,MC2……スタティック
型メモリセル、Q1〜Q6……ＰチャンネルMOSFET、Q11〜Q
23……ＮチャンネルMOSFET、T1〜T18……NPN型バイポー
ラトランジスタ、D1……ダイオード、R1〜R11……抵
抗、IS1〜IS9……定電流源、N1,N2……インバータ回
路。 XDCR……Ｘアドレスデコーダ、YDCR0〜YDCR3……Ｙアド
レスデコーダ、XADB……Ｘアドレスバッファ、YADB……
Ｙアドレスバッファ、WA0〜WA3……ライトアンプ、DIB
……データ入力バッファ、ASEL……アレイ選択回路、TC
……タイミング制御回路。

フロントページの続き (72)発明者 鶴岡 一浩 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 山内 宏道 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 遠藤 均 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭62−24493（ＪＰ，Ａ) 特開 昭61−246993（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】それぞれのベースに対応する相補入力信号
   を受ける第１の差動トランジスタを含み所定の選択信号
   に従って択一的に動作状態とされる複数のセンスアンプ
   と、 上記第１の差動トランジスタの一方及び他方のコレクタ
   がそれぞれ共通結合されてなる相補共通コレクタ線と、 上記相補共通コレクタ線の電位差を反転・増幅する差動
   アンプと上記差動アンプの相補出力信号を上記相補共通
   コレクタ線に伝達するとともに上記センスアンプから上
   記相補共通コレクタ線を介して伝達される電流信号を電
   圧信号に変換する２組のエミッタフォロワ回路とを含む
   カスケード回路と、 上記カスケード回路の相補出力信号を受けるメインアン
   プとを具備し、 上記差動アンプは、 それぞれのベースが上記相補共通コレクタ線に結合され
   る第２の差動トランジスタと、 上記第２の差動トランジスタのコレクタと第１電源電圧
   との間にそれぞれ設けられる第１の負荷手段と、 上記第２の差動トランジスタの共通結合されたエミッタ
   と第２の電源電圧との間に設けられる第１の電流源回路
   とを含むものであり、 上記２組のエミッタフォロワ回路は、 それぞれのベース及びエミッタが対応する上記第２の差
   動トランジスタのコレクタ及びベースにそれぞれ共通結
   合されるトランジスタと、 上記トランジスタのコレクタと上記第１電源電圧との間
   にそれぞれ設けられる第２の負荷手段と、 上記トランジスタのエミッタと上記第２の電源電圧との
   間にそれぞれ設けられる第２の電流源回路とを含むもの
   であることを特徴とする半導体集積回路装置。
2. 【請求項２】上記半導体集積回路装置は、半導体記憶装
   置であることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。
3. 【請求項３】上記半導体記憶装置は、複数のメモリアレ
   イと上記メモリアレイに対応して設けられる複数のカラ
   ムスイッチ及び相補共通データ線とを含み、 上記センスアンプは、上記相補共通データ線に対応して
   設けられることを特徴とする特許請求の範囲第２項記載
   の半導体集積回路装置。
4. 【請求項４】上記半導体記憶装置は、バイポーラ・CMOS
   型RAMであることを特徴とする特許請求の範囲第２又は
   第３項記載の半導体集積回路装置。
5. 【請求項５】上記半導体記憶装置は、複数の相補データ
   線を有するメモリアレイを含み、上記センスアンプは、
   上記相補データ線に対応して設けられることを特徴とす
   る特許請求の範囲第２、第３又は第４項記載の半導体集
   積回路装置。