JPH03787B2 - - Google Patents
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- JPH03787B2 JPH03787B2 JP57145471A JP14547182A JPH03787B2 JP H03787 B2 JPH03787 B2 JP H03787B2 JP 57145471 A JP57145471 A JP 57145471A JP 14547182 A JP14547182 A JP 14547182A JP H03787 B2 JPH03787 B2 JP H03787B2
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Description
【発明の詳細な説明】
本発明は集積回路の高集積化、高速度化および
低消費電力化に適する素子分離構造を実現するた
めの半導体装置の製造方法に関するものである。
低消費電力化に適する素子分離構造を実現するた
めの半導体装置の製造方法に関するものである。
従来、集積回路の素子間の絶縁分離法としては
素子の周辺を選択的に熱酸化する選択酸化法が実
用になっている。また、素子のまわりに溝を形成
し、これをを誘電体で充電する方法も各種提案さ
れている。
素子の周辺を選択的に熱酸化する選択酸化法が実
用になっている。また、素子のまわりに溝を形成
し、これをを誘電体で充電する方法も各種提案さ
れている。
この中で、選択酸化による方法は、例えばバイ
ポーラLSIプロセスの場合、エピタキシヤルを完
全に酸化膜で分離する必要があり、長時間熱酸化
のため不純物の再分布が素子性能を劣化させる。
また、選択酸化時にバーズビーグ、バーズヘツド
が集積回路の高集積化をさまたげる。
ポーラLSIプロセスの場合、エピタキシヤルを完
全に酸化膜で分離する必要があり、長時間熱酸化
のため不純物の再分布が素子性能を劣化させる。
また、選択酸化時にバーズビーグ、バーズヘツド
が集積回路の高集積化をさまたげる。
一方、溝に誘電体を充填する方法では、一定の
幅の狭い分離領域しか形成されず配線領域の容量
を減らすためには、再度ホトリソを行わなければ
ならない。したがつて、プロレスが複雑となり、
かつ、マスク合わせの余裕をとらなければならな
いため、合わせ余裕領域において、寄生容量が増
大する欠点があつた。さらに、素子領域内に形成
する浅い溝1μｍ以内に形成する必要があり、ま
た、ホトリソ工程の合わせ精度は素子性能を大き
く変化させるため素子特性の向上のさまたげとな
つていた。
幅の狭い分離領域しか形成されず配線領域の容量
を減らすためには、再度ホトリソを行わなければ
ならない。したがつて、プロレスが複雑となり、
かつ、マスク合わせの余裕をとらなければならな
いため、合わせ余裕領域において、寄生容量が増
大する欠点があつた。さらに、素子領域内に形成
する浅い溝1μｍ以内に形成する必要があり、ま
た、ホトリソ工程の合わせ精度は素子性能を大き
く変化させるため素子特性の向上のさまたげとな
つていた。
本発明は、溝形成の分離法と選択酸化の分離法
の各々の長所を残し、両者の分離法の欠点を除去
するために、セルフアラインで溝形成とフイール
ド酸化を行うことを特徴とし、その目的は、合わ
せ余裕を無くしたことによる寄生容量の低減にあ
り、さらにバイポーラLSIおよびMOSLSIの高集
積化、高性能化を実現することにある。
の各々の長所を残し、両者の分離法の欠点を除去
するために、セルフアラインで溝形成とフイール
ド酸化を行うことを特徴とし、その目的は、合わ
せ余裕を無くしたことによる寄生容量の低減にあ
り、さらにバイポーラLSIおよびMOSLSIの高集
積化、高性能化を実現することにある。
前期の目的を達成するため、本発明はシリコン
基板１上に第１の酸化シリコン膜２、第１の窒化
シリコン膜３、第２の酸化シリコン膜４を積層
後、レジストを用いて第１の酸化シリコン膜２、
第１の窒化シリコン膜３、第２の酸化シリコン膜
４からなるトランジスタ成形部分の活性領域をパ
ターン形成する工程と、上記第１の酸化シリコン
膜２、第１の窒化シリコン膜３、第２の酸化シリ
コン膜４からなるトランジスタ成形部分の活性領
域端部の段差を少なくとも覆って、上記シリコン
基板１に対してマスクとなる材質からなる端部マ
スク用の熱酸化され難い膜６′を形成する工程と、
異方性エツチングにより上記端部マスク用膜６′
を上記第１の酸化シリコン膜２、第１の窒化シリ
コン膜３、第２の酸化シリコン膜４からなるトラ
ンジスタ成形部分の活性領域端部側面にのみ膜厚
に略等しい幅で残存せしめ、端部マスク部６を形
成し、該端部マスク部６をマスクとして熱酸化
し、シリコン基板１表面の上記第１の酸化シリコ
ン膜２、第１の窒化シリコン膜３、第２の酸化シ
リコン膜４からなるトランジスタ成形部分の活性
領域以外の表面に第３の酸化シリコン膜７を形成
する工程と、上記端部マスク部６を除去して得ら
れた開口部からシリコン基板１をエツチングし幅
が狭く深い溝１ａを形成する工程と、上記第３の
酸化シリコン膜７を除去し、熱酸化により上記深
い溝１ａの側壁及び上記第１の酸化シリコン膜
２、第１の窒化シリコン膜３、第２の酸化シリコ
ン膜４からなるトランジスタ成形部分の活性領域
以外の表面に第４の酸化シリコン膜１０′及び
７′を形成し、しかる後に第２の窒化シリコン膜
１１′を少なくとも上記深い溝１ａの中心部を充
填して形成する工程と、上記第２の窒化シリコン
膜１１′の膜厚相当分除去し、しかる後に上記第
４の酸化シリコン膜１０′及び７′の上記第１の酸
化シリコン膜２、第１の窒化シリコン膜３、第２
の酸化シリコン膜４からなるトランジスタ成形部
分の活性領域以外の部分７′を除去する工程と、
上記第１の酸化シリコン膜２、第１の窒化シリコ
ン膜３、第２の酸化シリコン膜４からなるトラン
ジスタ成形部分の活性領域上の第１の窒化シリコ
ン膜３及び上記第２の窒化シリコン膜１１′の上
記第１の酸化シリコン膜２、第１の窒化シリコン
膜３、第２の酸化シリコン膜４からなるトランジ
スタ成形部分の活性領域端部側面を覆う部分をマ
スクとし、選択酸化により厚いフイールド酸化膜
１３を上記深い溝１ａに自己整合的に隣接させて
形成し平坦化する工程とを少なくとも含んでいる
ことを特徴とする半導体装置の製造方法を発明の
要旨とするものである。
基板１上に第１の酸化シリコン膜２、第１の窒化
シリコン膜３、第２の酸化シリコン膜４を積層
後、レジストを用いて第１の酸化シリコン膜２、
第１の窒化シリコン膜３、第２の酸化シリコン膜
４からなるトランジスタ成形部分の活性領域をパ
ターン形成する工程と、上記第１の酸化シリコン
膜２、第１の窒化シリコン膜３、第２の酸化シリ
コン膜４からなるトランジスタ成形部分の活性領
域端部の段差を少なくとも覆って、上記シリコン
基板１に対してマスクとなる材質からなる端部マ
スク用の熱酸化され難い膜６′を形成する工程と、
異方性エツチングにより上記端部マスク用膜６′
を上記第１の酸化シリコン膜２、第１の窒化シリ
コン膜３、第２の酸化シリコン膜４からなるトラ
ンジスタ成形部分の活性領域端部側面にのみ膜厚
に略等しい幅で残存せしめ、端部マスク部６を形
成し、該端部マスク部６をマスクとして熱酸化
し、シリコン基板１表面の上記第１の酸化シリコ
ン膜２、第１の窒化シリコン膜３、第２の酸化シ
リコン膜４からなるトランジスタ成形部分の活性
領域以外の表面に第３の酸化シリコン膜７を形成
する工程と、上記端部マスク部６を除去して得ら
れた開口部からシリコン基板１をエツチングし幅
が狭く深い溝１ａを形成する工程と、上記第３の
酸化シリコン膜７を除去し、熱酸化により上記深
い溝１ａの側壁及び上記第１の酸化シリコン膜
２、第１の窒化シリコン膜３、第２の酸化シリコ
ン膜４からなるトランジスタ成形部分の活性領域
以外の表面に第４の酸化シリコン膜１０′及び
７′を形成し、しかる後に第２の窒化シリコン膜
１１′を少なくとも上記深い溝１ａの中心部を充
填して形成する工程と、上記第２の窒化シリコン
膜１１′の膜厚相当分除去し、しかる後に上記第
４の酸化シリコン膜１０′及び７′の上記第１の酸
化シリコン膜２、第１の窒化シリコン膜３、第２
の酸化シリコン膜４からなるトランジスタ成形部
分の活性領域以外の部分７′を除去する工程と、
上記第１の酸化シリコン膜２、第１の窒化シリコ
ン膜３、第２の酸化シリコン膜４からなるトラン
ジスタ成形部分の活性領域上の第１の窒化シリコ
ン膜３及び上記第２の窒化シリコン膜１１′の上
記第１の酸化シリコン膜２、第１の窒化シリコン
膜３、第２の酸化シリコン膜４からなるトランジ
スタ成形部分の活性領域端部側面を覆う部分をマ
スクとし、選択酸化により厚いフイールド酸化膜
１３を上記深い溝１ａに自己整合的に隣接させて
形成し平坦化する工程とを少なくとも含んでいる
ことを特徴とする半導体装置の製造方法を発明の
要旨とするものである。
次に本発明の実施例を添付図面について説明す
る。なお、実施例は一つの例示であつて、本発明
の精神を逸脱しない範囲で、種々の変更あるいは
改良を行いうることは言うまでもない。
る。なお、実施例は一つの例示であつて、本発明
の精神を逸脱しない範囲で、種々の変更あるいは
改良を行いうることは言うまでもない。
第１図は本発明の一実施例を示すもので、ａ図
において、１はシリコン基板、２は第１の酸化シ
リコン膜（例えば厚さ50nｍ）、３は第１のCVD
窒化シリコン膜（例えば厚さ150nｍ）、４は第２
のCVD酸化膜で、これらはホトレジスト５をマ
スクとして反応性イオンエツチングによりシリコ
ン基板１の表面まで素子間分離パタンに形成した
ものである。
において、１はシリコン基板、２は第１の酸化シ
リコン膜（例えば厚さ50nｍ）、３は第１のCVD
窒化シリコン膜（例えば厚さ150nｍ）、４は第２
のCVD酸化膜で、これらはホトレジスト５をマ
スクとして反応性イオンエツチングによりシリコ
ン基板１の表面まで素子間分離パタンに形成した
ものである。
以下、第１の酸化シリコン膜２、第１の窒化シ
リコン膜３、第２の酸化シリコン膜４からなるト
ランジスタ成形部分を活性領域と呼ぶ。
リコン膜３、第２の酸化シリコン膜４からなるト
ランジスタ成形部分を活性領域と呼ぶ。
ｂ図はａ図の状態においてレジスト５を除去し
て、表面を減圧CVD法により窒化シリコン層
６′（例えば厚さ500nｍ）（端部マスク用膜）を
形成する。
て、表面を減圧CVD法により窒化シリコン層
６′（例えば厚さ500nｍ）（端部マスク用膜）を
形成する。
ｃ図において、６はｂ図における減圧CVD窒
化シリコンを反応性イオンエツチング（異方性エ
ツチング）により、その窒化シリコンを膜厚相当
にエツチングして形成した窒化シリコン層であ
る。
化シリコンを反応性イオンエツチング（異方性エ
ツチング）により、その窒化シリコンを膜厚相当
にエツチングして形成した窒化シリコン層であ
る。
このパタンの縁に形成された窒化シリコン６の
幅は窒化シリコン形成の膜厚とほぼ等しい大きさ
（例えば厚さ500nｍ程度）となる。実際には窒化
シリコン膜厚６′（ｂ図参照）を変えて0.1〜0.5μ
ｍの範囲にする。この状態で熱酸化すると第３の
シリコン酸化膜７（例えば厚さ300nｍ）が形成
される。これはシリコンエツチングの際のマスク
材料の働きをする。ｄ図はこの窒化シリコン６を
燐酸などによりウエツトエツチングして除去した
後、反応性イオンエツチングによりシリコン基板
１を約3μｍエツチングして溝１ａを形成する。
ｅ図は酸化膜７をエツチングにより除去し、その
酸化膜７の下のシリコン基板１をフイールド酸化
膜の約1/2相当エツチングし、その後、熱酸化膜
１０′（例えば厚さ200nｍ）及び７′減圧CVD窒
化シリコン１１′（例えば厚さ200nｍ）を形成し
たものである。ｆ図は該窒化シリコン膜１１′の
膜厚相当を反応性イオンエツチングし、さらに酸
化膜７′をウエツトエツチングしたものである。
ｇ図はシリコン基板を選択酸化して、フイールド
酸化膜１３を形成したものであり、この窒化シリ
コン１１′によりバーズビークを生じない。１４
は、その後に窒化シリコン３をエツチングして残
った部分を示す。
幅は窒化シリコン形成の膜厚とほぼ等しい大きさ
（例えば厚さ500nｍ程度）となる。実際には窒化
シリコン膜厚６′（ｂ図参照）を変えて0.1〜0.5μ
ｍの範囲にする。この状態で熱酸化すると第３の
シリコン酸化膜７（例えば厚さ300nｍ）が形成
される。これはシリコンエツチングの際のマスク
材料の働きをする。ｄ図はこの窒化シリコン６を
燐酸などによりウエツトエツチングして除去した
後、反応性イオンエツチングによりシリコン基板
１を約3μｍエツチングして溝１ａを形成する。
ｅ図は酸化膜７をエツチングにより除去し、その
酸化膜７の下のシリコン基板１をフイールド酸化
膜の約1/2相当エツチングし、その後、熱酸化膜
１０′（例えば厚さ200nｍ）及び７′減圧CVD窒
化シリコン１１′（例えば厚さ200nｍ）を形成し
たものである。ｆ図は該窒化シリコン膜１１′の
膜厚相当を反応性イオンエツチングし、さらに酸
化膜７′をウエツトエツチングしたものである。
ｇ図はシリコン基板を選択酸化して、フイールド
酸化膜１３を形成したものであり、この窒化シリ
コン１１′によりバーズビークを生じない。１４
は、その後に窒化シリコン３をエツチングして残
った部分を示す。
しかして第１図ｃの工程で酸化膜７を形成する
場合に、900℃、ウエツト酸化により厚さ0.75μｍ
以上の膜を形成すると、シリコン基板１に結晶欠
陥を生ずる場合がある。この場合の緩和処置とし
て、第２図に示される方法が用いられる。
場合に、900℃、ウエツト酸化により厚さ0.75μｍ
以上の膜を形成すると、シリコン基板１に結晶欠
陥を生ずる場合がある。この場合の緩和処置とし
て、第２図に示される方法が用いられる。
第２図ａにおいて、１５はシリコン基板、１６
は熱酸化膜、１７はCVD窒化シリコン、１８は
CVD酸化膜を示す。１９は500Å以下の減圧
CVD窒化シリコンであり、２０は減圧CVDポリ
Siを示す。この１９及び２０を第１図ｃにおける
窒化シリコン６の代わりに用いることにより、シ
リコン基板内の結晶欠陥の発生を防ぐことができ
る。この場合、膜２０としてはCVDポリSiの代
わりにステツプカバレージに優れた膜であれば、
他のものに置き換えることができる。例えば減圧
CVD酸化膜、スパツタＡ１などの金属膜、ホト
レジストの如き高分子材料膜などを用いることが
できる。ｂ図の２１は、ａ図のポリSi２０を反応
性イオンエツチングにより膜厚相当エツチングし
たものである。ｃ図においてポリシリコン２１を
エツチングにより除去した後で、窒化シリコン膜
２２をマスクとして熱酸化した酸化膜２３が形成
される。また縁の窒化シリコン膜２２は選択酸化
マスクであればよく、さらにプラズマ酸化、陽極
酸化により酸化膜を形成する場合は、前記の窒化
シリコン膜の代わりにアルミナを用いることがで
きる。
は熱酸化膜、１７はCVD窒化シリコン、１８は
CVD酸化膜を示す。１９は500Å以下の減圧
CVD窒化シリコンであり、２０は減圧CVDポリ
Siを示す。この１９及び２０を第１図ｃにおける
窒化シリコン６の代わりに用いることにより、シ
リコン基板内の結晶欠陥の発生を防ぐことができ
る。この場合、膜２０としてはCVDポリSiの代
わりにステツプカバレージに優れた膜であれば、
他のものに置き換えることができる。例えば減圧
CVD酸化膜、スパツタＡ１などの金属膜、ホト
レジストの如き高分子材料膜などを用いることが
できる。ｂ図の２１は、ａ図のポリSi２０を反応
性イオンエツチングにより膜厚相当エツチングし
たものである。ｃ図においてポリシリコン２１を
エツチングにより除去した後で、窒化シリコン膜
２２をマスクとして熱酸化した酸化膜２３が形成
される。また縁の窒化シリコン膜２２は選択酸化
マスクであればよく、さらにプラズマ酸化、陽極
酸化により酸化膜を形成する場合は、前記の窒化
シリコン膜の代わりにアルミナを用いることがで
きる。
さらに微細なパタン形成で0.5μｍ以下のホトリ
ソが可能な場合には、以上説明したきた2μｍ以
上の深い溝及び1μｍ以上の厚いフイールド酸化
膜の形成以外に、第３図に示すような1μｍ以下
の浅い溝の分離が可能である。次にこれについて
説明する。
ソが可能な場合には、以上説明したきた2μｍ以
上の深い溝及び1μｍ以上の厚いフイールド酸化
膜の形成以外に、第３図に示すような1μｍ以下
の浅い溝の分離が可能である。次にこれについて
説明する。
第３図において、シリコン基板２４上に形成さ
れた熱酸化膜２５、窒化膜２６、CVD酸化膜２
７より構成されているパタン間に間隙を有する素
子上に、第３図ａに示すように、窒化膜２９、ポ
リシリコン３０を被着する。この工程では素子領
域となるシリコン基板の表面上の酸化膜２５、窒
化膜２６、酸化膜２７の厚さＨは、形成すべき溝
の幅Ｗより大とすることが必要である。ついでｂ
図に示すようにドライエツチングによりポリシリ
コン３０を、パタンの縁に残し、次にｃ図に示す
ようにポリシリコンをマスクとして窒化シリコン
２９をエツチングし、ついでｄ図に示すように、
ウエツトエツチングによりポリシリコンの厚さ相
当分をエツチングして、浅い溝を形成する表面の
みにポリシリコン４１を残し、次にｅ図に示よう
に素子領域と素子間分離領域以外を酸化し、浅い
溝内のポリシリコンを同時に酸化して、熱酸化膜
４０と酸化膜４２を形成する。次に酸化されなか
った窒化シリコン２９をウエツトエツチングした
後、深い溝１ａを形成する。次にｆ図に示すよう
にドライエツチングにより素子間分離用の深い溝
１ａを形成した後、浅い溝１ｂを形成する。つい
でｇ図に示すように素子表面に熱酸化膜３３を形
成し、さらにCVD窒化シリコン３２を浅い溝１
ｂと深い溝１ａに充填する。
れた熱酸化膜２５、窒化膜２６、CVD酸化膜２
７より構成されているパタン間に間隙を有する素
子上に、第３図ａに示すように、窒化膜２９、ポ
リシリコン３０を被着する。この工程では素子領
域となるシリコン基板の表面上の酸化膜２５、窒
化膜２６、酸化膜２７の厚さＨは、形成すべき溝
の幅Ｗより大とすることが必要である。ついでｂ
図に示すようにドライエツチングによりポリシリ
コン３０を、パタンの縁に残し、次にｃ図に示す
ようにポリシリコンをマスクとして窒化シリコン
２９をエツチングし、ついでｄ図に示すように、
ウエツトエツチングによりポリシリコンの厚さ相
当分をエツチングして、浅い溝を形成する表面の
みにポリシリコン４１を残し、次にｅ図に示よう
に素子領域と素子間分離領域以外を酸化し、浅い
溝内のポリシリコンを同時に酸化して、熱酸化膜
４０と酸化膜４２を形成する。次に酸化されなか
った窒化シリコン２９をウエツトエツチングした
後、深い溝１ａを形成する。次にｆ図に示すよう
にドライエツチングにより素子間分離用の深い溝
１ａを形成した後、浅い溝１ｂを形成する。つい
でｇ図に示すように素子表面に熱酸化膜３３を形
成し、さらにCVD窒化シリコン３２を浅い溝１
ｂと深い溝１ａに充填する。
第４図は上記のようにして完成した半導体装置
を示すもので、図において、４１はシリコン基
板、４２はp+層、４３はn+層、４４は酸化層、
４５は窒化層、４６はｎ層、４７はp+層、４８
はn+層、４９，５０，５１は夫々ベース、エミ
ッタ、コレクタ電極を示す。
を示すもので、図において、４１はシリコン基
板、４２はp+層、４３はn+層、４４は酸化層、
４５は窒化層、４６はｎ層、４７はp+層、４８
はn+層、４９，５０，５１は夫々ベース、エミ
ッタ、コレクタ電極を示す。
本発明によれば、素子間分離のために形成した
溝内に、充填する絶縁物を酸化シリコン膜と窒化
シリコン膜との２層構造としたため、次に述べる
効果を有するものである。すなわち、一般に溝内
に誘電材等を充填するには、室温に比べ十分に高
い温度で充填工程を行う。これを室温にもどす
と、シリコン基板材質と充填材質との熱膨張率の
差により、溝を押し広げるような応力を生ずる場
合と、溝を収縮させるような応力を生ずる場合が
ある。酸化シリコン膜を窒化シリコン膜は上述の
性能が逆である点に着目して、本発明では２層と
して溝内充填物による応力を打ち消しているもの
である。
溝内に、充填する絶縁物を酸化シリコン膜と窒化
シリコン膜との２層構造としたため、次に述べる
効果を有するものである。すなわち、一般に溝内
に誘電材等を充填するには、室温に比べ十分に高
い温度で充填工程を行う。これを室温にもどす
と、シリコン基板材質と充填材質との熱膨張率の
差により、溝を押し広げるような応力を生ずる場
合と、溝を収縮させるような応力を生ずる場合が
ある。酸化シリコン膜を窒化シリコン膜は上述の
性能が逆である点に着目して、本発明では２層と
して溝内充填物による応力を打ち消しているもの
である。
上記の応力を打ち消している点について、図面
を用いて詳しく述べることとする。まずはじめに
２層の状態について説明し、次にシリコン、酸化
シリコン及び窒化シリコンの３層の状態について
説明する。
を用いて詳しく述べることとする。まずはじめに
２層の状態について説明し、次にシリコン、酸化
シリコン及び窒化シリコンの３層の状態について
説明する。
一般に熱膨張係数はおおよそ
シリコン：2.0〜3.0×10-6
酸化シリコン：0.5〜0.6×10-6
窒化シリコン：3.0〜4.0×10-6
である。
応力には熱膨張係数による熱応力と、それ以外
の直性応力とがある。直性応力の無い場合を仮定
すると、ウエハーのそりは熱膨張係数の差による
熱応力で決定される。その場合、応力のタイプの
異なつた膜を重ねて形成すると、応力は緩和され
る。
の直性応力とがある。直性応力の無い場合を仮定
すると、ウエハーのそりは熱膨張係数の差による
熱応力で決定される。その場合、応力のタイプの
異なつた膜を重ねて形成すると、応力は緩和され
る。
第５図ａに示すようにシリコン基板５１上にｂ
図に示すように酸化シリコン５２を形成し（作業
温度は約900℃）、次にこれを常温に冷却すると、
主として熱膨張係数の関係上、ｃ図のようにシリ
コン基板５１は凸状にそりを生ずる。すなわち酸
化シリコン膜自体が伸びたようになり、シリコン
基板によって伸びが抑制された状態となる。この
膜を圧縮応力の膜という。
図に示すように酸化シリコン５２を形成し（作業
温度は約900℃）、次にこれを常温に冷却すると、
主として熱膨張係数の関係上、ｃ図のようにシリ
コン基板５１は凸状にそりを生ずる。すなわち酸
化シリコン膜自体が伸びたようになり、シリコン
基板によって伸びが抑制された状態となる。この
膜を圧縮応力の膜という。
次に第６図ａに示すように、シリコン基板５１
の上に、ｂ図に示すように窒化シリコン膜５３を
形成し、作業温度から常温にもどすとｃ図、に示
すように、シリコン基板５１は凹状にそりを生ず
る。窒化シリコン膜自体が収縮したようになり、
収縮現象が抑制された状態となる。この膜を引つ
張り応力の膜という。
の上に、ｂ図に示すように窒化シリコン膜５３を
形成し、作業温度から常温にもどすとｃ図、に示
すように、シリコン基板５１は凹状にそりを生ず
る。窒化シリコン膜自体が収縮したようになり、
収縮現象が抑制された状態となる。この膜を引つ
張り応力の膜という。
これらの性質の異なつた２つの膜を重ね合わせ
ると、基板がそる量が低減され、平面に近づく。
また２つの膜が逆のタイプの応力を持つているた
め、基板への応力が打ち消し合うような挙動をす
ることとなる。
ると、基板がそる量が低減され、平面に近づく。
また２つの膜が逆のタイプの応力を持つているた
め、基板への応力が打ち消し合うような挙動をす
ることとなる。
次に実験データを示すと、第７図ａに示すよう
にシリコン基板に溝幅約0.6μｍ、溝の深さ約2.5μ
ｍの溝を形成し、この溝の中に第６図ｂに示すよ
うに酸化シリコン膜、厚さ0.05μｍ、窒化シリコ
ン膜、厚さ0.15μｍを形成した。この状態で溝内
部に発生する応力の緩和を図ることができた。
にシリコン基板に溝幅約0.6μｍ、溝の深さ約2.5μ
ｍの溝を形成し、この溝の中に第６図ｂに示すよ
うに酸化シリコン膜、厚さ0.05μｍ、窒化シリコ
ン膜、厚さ0.15μｍを形成した。この状態で溝内
部に発生する応力の緩和を図ることができた。
さらに本発明によれば、誘電体を充填した深い
溝と厚い酸化膜がセルフアラインで形成できるた
め、厚い酸化膜の端部のバーズビークおよびバー
ズヘッドがほとんど生じない高集積化に優れた素
子分離構造を得ることができる。
溝と厚い酸化膜がセルフアラインで形成できるた
め、厚い酸化膜の端部のバーズビークおよびバー
ズヘッドがほとんど生じない高集積化に優れた素
子分離構造を得ることができる。
また、パタン幅がCVD膜厚で制御でき、誘電
体を充填した深い溝および浅い溝それと厚い酸化
膜がセルフアラインで形成できるため、たとえば
バイポーラLSIを構成するnpnトランジスタのコ
レクタ補償領域の形成とベース領域の形成の合わ
せが全く一定となるため、構造設計通りの最適性
能を発揮し得る構造となる。
体を充填した深い溝および浅い溝それと厚い酸化
膜がセルフアラインで形成できるため、たとえば
バイポーラLSIを構成するnpnトランジスタのコ
レクタ補償領域の形成とベース領域の形成の合わ
せが全く一定となるため、構造設計通りの最適性
能を発揮し得る構造となる。
さらに本発明によれば、素子領域の周囲に
CVD膜厚相当の微細な幅の溝と厚いフイールド
および浅い溝が１枚のパタンで形成され、かつ表
面が平坦でパタン変更差の生じない微細分離構造
が形成できる。n+埋め込み層パタンが不要とな
る等のため、バイポーラ、CMOSおよびBi―
MOSの高集積化、高速化および低消費電力化が
はかれる。
CVD膜厚相当の微細な幅の溝と厚いフイールド
および浅い溝が１枚のパタンで形成され、かつ表
面が平坦でパタン変更差の生じない微細分離構造
が形成できる。n+埋め込み層パタンが不要とな
る等のため、バイポーラ、CMOSおよびBi―
MOSの高集積化、高速化および低消費電力化が
はかれる。
第１図ａ〜ｇは本発明の第一実施例、第２図ａ
〜ｃ、第３図ａ〜ｇは他の実施例、第４図は半導
体装置、第５図ａ〜ｃ、第６ａ〜ｃ、第７ａ，ｂ
は説明図を示す。 １，８，９，１２，１５，２４……p-シリコ
ン基板、２，７，１０，１３，１６，２３，２
５，３３，４０，４１，４２……熱酸化膜、３，
６，１１，１４，１７，１９，２２，２６，３２
……CVD窒化シリコン、４，１８，２７，３１
……CVD酸化膜、５……ホトレジスト、２０，
２１……CVDポリシリコン、６′……窒化シリコ
ン、１ａ……深い溝、１ｂ……浅い溝。
〜ｃ、第３図ａ〜ｇは他の実施例、第４図は半導
体装置、第５図ａ〜ｃ、第６ａ〜ｃ、第７ａ，ｂ
は説明図を示す。 １，８，９，１２，１５，２４……p-シリコ
ン基板、２，７，１０，１３，１６，２３，２
５，３３，４０，４１，４２……熱酸化膜、３，
６，１１，１４，１７，１９，２２，２６，３２
……CVD窒化シリコン、４，１８，２７，３１
……CVD酸化膜、５……ホトレジスト、２０，
２１……CVDポリシリコン、６′……窒化シリコ
ン、１ａ……深い溝、１ｂ……浅い溝。
Claims (1)
- 【特許請求の範囲】 １ ａ：シリコン基板１上に第１の酸化シリコン
膜２、第１の窒化シリコン膜３、第２の酸化シ
リコン膜４を積層後、レジストを用いて第１の
酸化シリコン膜２、第１の窒化シリコン膜３、
第２の酸化シリコン膜４からなるトランジスタ
成形部分の活性領域をパターン形成する工程
と、 ｂ：上記第１の酸化シリコン膜２、第１の窒化シ
リコン膜３、第２の酸化シリコン膜４からなる
トランジスタ成形部分の活性領域端部の段差を
少なくとも覆つて、上記シリコン基板１に対し
てマスクとなる材質からなる端部マスク用の熱
酸化され難い膜６′を形成する工程と、 ｃ：異方性エッチングにより上記端部マスク用膜
６′を上記第１の酸化シリコン膜２、第１の窒
化シリコン膜３、第２の酸化シリコン膜４から
なるトランジスタ成形部分の活性領域端部側面
にのみ膜厚に略等しい幅で残存せしめ、端部マ
スク部６を形成し、該端部マスク部６をマスク
として熱酸化し、シリコン基板１表面の上記第
１の酸化シリコン膜２、第１の窒化シリコン膜
３、第２の酸化シリコン膜４からなるトランジ
スタ成形部分の活性領域以外の表面に第３の酸
化シリコン膜７を形成する工程と、 ｄ：上記端部マスク部６を除去して得られた開口
部からシリコン基板１をエツチングし幅が狭く
深い溝１ａを形成する工程と、 ｅ：上記第３の酸化シリコン膜７を除去し、熱酸
化により上記深い溝１ａの側壁及び上記第１の
酸化シリコン膜２、第１の窒化シリコン膜３、
第２の酸化シリコン膜４からなるトランジスタ
成形部分の活性領域以外の表面に第４の酸化シ
リコン膜１０′及び７′を形成し、しかる後に第
２の窒化シリコン膜１１′を少なくとも上記深
い溝１ａの中心部を充填して形成する工程と、 ｆ：上記第２の窒化シリコン膜１１′の膜厚相当
分除去し、しかる後に上記第４の酸化シリコン
膜１０′及び７′の上記第１の酸化シリコン膜
２、第１の窒化シリコン膜３、第２の酸化シリ
コン膜４からなるトランジスタ成形部分の活性
領域以外の部分７′を除去する工程と、 ｇ：上記第１の酸化シリコン膜２、第１の窒化シ
リコン膜３、第２の酸化シリコン膜４からなる
トランジスタ成形部分の活性領域上の第１の窒
化シリコン膜３及び上記第２の窒化シリコン膜
１１′の上記第１の酸化シリコン膜２、第１の
窒化シリコン膜３、第２の酸化シリコン膜４か
らなるトランジスタ成形部分の活性領域端部側
面を覆う部分をマスクとし、選択酸化により厚
いフイールド酸化膜１３を上記深い溝１ａに自
己整合的に隣接させて形成し平坦化する工程と を少なくとも含んでいることを特徴とする半導体
装置の製造方法。 ２ 端部マスク用膜が窒化シリコン膜１９とポリ
シリコン膜２０の二層構造膜であり、端部マスク
部を形成する工程において端部マスク部が第１の
酸化シリコン膜２、第１の窒化シリコン膜３、第
２の酸化シリコン膜４からなるトランジスタ成形
部分の活性領域端部側面及びシリコン基板表面の
一部に延長する断面形状がＬ字状の窒化シリコン
膜２２であることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 ３ 端部マスク用膜が窒化シリコン膜上に酸化シ
リコン膜、金属膜、または高分子膜の何れかを積
層せしめた積層膜であることを特徴とする特許請
求の範囲第２項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145471A JPS5935445A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置の製造方法 |
| US06/525,570 US4660068A (en) | 1982-08-24 | 1983-08-22 | Substrate structure of semiconductor device and method of manufacturing the same |
| EP83304898A EP0104765B1 (en) | 1982-08-24 | 1983-08-24 | Substrate structure of semiconductor device and method of manufacturing the same |
| DE8383304898T DE3380104D1 (en) | 1982-08-24 | 1983-08-24 | Substrate structure of semiconductor device and method of manufacturing the same |
| KR1019830003959A KR880000975B1 (ko) | 1982-08-24 | 1983-08-24 | 반도체 장치의 기판구조 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145471A JPS5935445A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935445A JPS5935445A (ja) | 1984-02-27 |
| JPH03787B2 true JPH03787B2 (ja) | 1991-01-08 |
Family
ID=15386007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57145471A Granted JPS5935445A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4660068A (ja) |
| JP (1) | JPS5935445A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680726B2 (ja) * | 1985-04-18 | 1994-10-12 | ソニー株式会社 | 半導体装置の製造方法 |
| US4910575A (en) * | 1986-06-16 | 1990-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and its manufacturing method |
| US4980311A (en) * | 1987-05-05 | 1990-12-25 | Seiko Epson Corporation | Method of fabricating a semiconductor device |
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4825277A (en) * | 1987-11-17 | 1989-04-25 | Motorola Inc. | Trench isolation process and structure |
| US4893163A (en) * | 1988-03-28 | 1990-01-09 | International Business Machines Corporation | Alignment mark system for electron beam/optical mixed lithography |
| US5406113A (en) * | 1991-01-09 | 1995-04-11 | Fujitsu Limited | Bipolar transistor having a buried collector layer |
| KR0156115B1 (ko) * | 1994-06-16 | 1998-12-01 | 문정환 | 반도체 소자의 격리막 구조 및 형성방법 |
| JP3360970B2 (ja) * | 1995-05-22 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
| US6090685A (en) * | 1997-08-22 | 2000-07-18 | Micron Technology Inc. | Method of forming a LOCOS trench isolation structure |
| US6127215A (en) | 1998-10-29 | 2000-10-03 | International Business Machines Corp. | Deep pivot mask for enhanced buried-channel PFET performance and reliability |
| US9685524B2 (en) * | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
| KR100636680B1 (ko) * | 2005-06-29 | 2006-10-23 | 주식회사 하이닉스반도체 | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 |
| TWI489557B (zh) | 2005-12-22 | 2015-06-21 | Vishay Siliconix | 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體 |
| US8409954B2 (en) * | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
| US9412883B2 (en) | 2011-11-22 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for MOS capacitors in replacement gate process |
| CN103579074B (zh) * | 2012-07-20 | 2016-07-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345675B2 (ja) * | 1971-10-12 | 1978-12-08 | ||
| JPS5350636A (en) * | 1976-10-20 | 1978-05-09 | Hitachi Ltd | Service processor |
| JPS55157044A (en) * | 1979-05-28 | 1980-12-06 | Toshiba Corp | Information processor |
| US4274909A (en) * | 1980-03-17 | 1981-06-23 | International Business Machines Corporation | Method for forming ultra fine deep dielectric isolation |
| DE3174468D1 (en) * | 1980-09-17 | 1986-05-28 | Hitachi Ltd | Semiconductor device and method of manufacturing the same |
| US4331708A (en) * | 1980-11-04 | 1982-05-25 | Texas Instruments Incorporated | Method of fabricating narrow deep grooves in silicon |
| US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-08-24 JP JP57145471A patent/JPS5935445A/ja active Granted
-
1983
- 1983-08-22 US US06/525,570 patent/US4660068A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4660068A (en) | 1987-04-21 |
| JPS5935445A (ja) | 1984-02-27 |
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