JP2721148B2 - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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- H10B12/03—Making the capacitor or connections thereto
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタ製造方法に係り、特に絶縁膜に形成した電極形成用
ホ−ル内に導電層と絶縁膜を交互に形成して多重シリン
ダ構造のノ−ド電極を形成する半導体素子のキャパシタ
製造方法に関する。
シタ製造方法に係り、特に絶縁膜に形成した電極形成用
ホ−ル内に導電層と絶縁膜を交互に形成して多重シリン
ダ構造のノ−ド電極を形成する半導体素子のキャパシタ
製造方法に関する。
【０００２】
【従来の技術】半導体メモリ素子に多量の情報を貯蔵す
るためにはメモリセルの単位面積当たりのキャパシタ容
量を大きくすべきである。そこで、特開平６−９７３７
１、特開平６−１８８３８４、特開平６−２０９０８６
に開示されるように、ノ−ド電極を多重シリンダ構造に
形成することが行われているが、これらの方法はマスク
を用いた微細なエッチング工程を必要とするので、工程
が煩雑である。
るためにはメモリセルの単位面積当たりのキャパシタ容
量を大きくすべきである。そこで、特開平６−９７３７
１、特開平６−１８８３８４、特開平６−２０９０８６
に開示されるように、ノ−ド電極を多重シリンダ構造に
形成することが行われているが、これらの方法はマスク
を用いた微細なエッチング工程を必要とするので、工程
が煩雑である。
【０００３】比較的単純な方法でノ−ド電極を多重シリ
ンダ構造に形成する方法としては、絶縁膜に電極形成用
ホ−ルを形成し、この電極形成用ホ−ル内に導電層と絶
縁膜を交互に形成して多重シリンダ構造とする方法があ
る。この方法の従来例を図４を参照して説明する。ま
ず、図４（ａ）に示すように、半導体基板１１にトラン
スファゲ−トトランジスタやビット線、ワ−ド線を形成
したのち、半導体基板１１上に絶縁層１２および平坦化
層１３を形成し、この絶縁層１２および平坦化層１３に
コンタクトホ−ル１４を形成する。次に、コンタクトホ
−ル１４をポリシリコンからなる柱電極１５で埋めた
後、全面に絶縁膜１６を形成し、この絶縁膜１６に電極
形成用ホ−ル１７を形成する。次に、電極形成用ホ−ル
１７の内壁と絶縁膜１６の表面にポリシリコンで第１導
電層１８を形成した後、電極形成用ホ−ル１７内の第１
導電層１８側壁に絶縁膜スペ−サ１９を形成する。その
後、絶縁膜スペ−サ１９を挟んで電極形成用ホ−ル１７
内と第１導電層１８表面に第２導電層２０をポリシリコ
ンで形成したのち、電極形成用ホ−ル１７の残りの空間
を埋めて全面に二酸化シリコン層２１を形成する。
ンダ構造に形成する方法としては、絶縁膜に電極形成用
ホ−ルを形成し、この電極形成用ホ−ル内に導電層と絶
縁膜を交互に形成して多重シリンダ構造とする方法があ
る。この方法の従来例を図４を参照して説明する。ま
ず、図４（ａ）に示すように、半導体基板１１にトラン
スファゲ−トトランジスタやビット線、ワ−ド線を形成
したのち、半導体基板１１上に絶縁層１２および平坦化
層１３を形成し、この絶縁層１２および平坦化層１３に
コンタクトホ−ル１４を形成する。次に、コンタクトホ
−ル１４をポリシリコンからなる柱電極１５で埋めた
後、全面に絶縁膜１６を形成し、この絶縁膜１６に電極
形成用ホ−ル１７を形成する。次に、電極形成用ホ−ル
１７の内壁と絶縁膜１６の表面にポリシリコンで第１導
電層１８を形成した後、電極形成用ホ−ル１７内の第１
導電層１８側壁に絶縁膜スペ−サ１９を形成する。その
後、絶縁膜スペ−サ１９を挟んで電極形成用ホ−ル１７
内と第１導電層１８表面に第２導電層２０をポリシリコ
ンで形成したのち、電極形成用ホ−ル１７の残りの空間
を埋めて全面に二酸化シリコン層２１を形成する。
【０００４】その後、図４（ｂ）に示すように、絶縁膜
１６の表面程度まで二酸化シリコン層２１をエッチバッ
クし、露出した第２導電層２０を続いて除去し、さらに
露出した第１導電層１８を除去することにより、第１導
電層１８と第２導電層２０を電極形成用ホ−ル１７内に
２重シリンダ構造にノ−ド電極として残し、最後に絶縁
膜１６のうち厚い二酸化シリコン層１６ａおよび導電層
１８，２０間の残存二酸化シリコン層２１を除去する。
１６の表面程度まで二酸化シリコン層２１をエッチバッ
クし、露出した第２導電層２０を続いて除去し、さらに
露出した第１導電層１８を除去することにより、第１導
電層１８と第２導電層２０を電極形成用ホ−ル１７内に
２重シリンダ構造にノ−ド電極として残し、最後に絶縁
膜１６のうち厚い二酸化シリコン層１６ａおよび導電層
１８，２０間の残存二酸化シリコン層２１を除去する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の製造方法では、コンタクトホ−ル１４と電
極形成用ホ−ル１７とを別々にマスクを使用して形成し
なければならず、しかも柱電極１５によるコンタクト部
と第１、第２導電層１８，２０による２重シリンダ構造
部とが全く別工程になるので、工程が面倒であるという
問題点があった。さらに、ポリシリコンのコンタクトホ
−ル１４の埋め具合がその上の２重シリンダ構造部の出
来具合を左右する問題点があった。さらに、第１、第２
導電層１８，２０の先端が尖った形状になり、漏れ電流
が発生する恐れがある。
ような従来の製造方法では、コンタクトホ−ル１４と電
極形成用ホ−ル１７とを別々にマスクを使用して形成し
なければならず、しかも柱電極１５によるコンタクト部
と第１、第２導電層１８，２０による２重シリンダ構造
部とが全く別工程になるので、工程が面倒であるという
問題点があった。さらに、ポリシリコンのコンタクトホ
−ル１４の埋め具合がその上の２重シリンダ構造部の出
来具合を左右する問題点があった。さらに、第１、第２
導電層１８，２０の先端が尖った形状になり、漏れ電流
が発生する恐れがある。
【０００６】
【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体基板の表面に第１絶縁膜を形成し
た後、この第１絶縁膜上に第２絶縁膜を形成し、この第
２絶縁膜に電極形成用ホ−ルを開孔する工程と、前記電
極形成用ホ−ルの内壁と前記第２絶縁膜の表面に第１導
電層を１層あるいは第３絶縁膜を挟んで複数層形成し、
さらに第１導電層の表面に電極形成用ホ−ル内で薄くな
るように第４絶縁膜を形成する工程と、前記第４絶縁膜
を前記電極形成用ホ−ルの底部から膜厚差を利用して除
去した後、この第４絶縁膜をマスクとして電 極形成用
ホ−ル底部の前記第１導電層および前記絶縁膜を除去し
コンタクトホ−ルを開ける工程と、前記コンタクトホ−
ルおよび前記電極形成用ホ−ルの残りの空間を埋めて全
面に第２導電層を形成する工程と、前記第２絶縁膜の表
面より上の前記第１、第２導電層及び前記絶縁膜を除去
する工程と、前記第２絶縁膜および残存導電層間の残存
絶縁膜を除去し、露出した第１電極としての第１、第２
導電層の表面に誘電体膜を形成し、さらに第１、第２導
電層を覆って第２電極としての第３導電層を形成する工
程とを具備する半導体素子のキャパシタ製造方法とす
る。
決するために、半導体基板の表面に第１絶縁膜を形成し
た後、この第１絶縁膜上に第２絶縁膜を形成し、この第
２絶縁膜に電極形成用ホ−ルを開孔する工程と、前記電
極形成用ホ−ルの内壁と前記第２絶縁膜の表面に第１導
電層を１層あるいは第３絶縁膜を挟んで複数層形成し、
さらに第１導電層の表面に電極形成用ホ−ル内で薄くな
るように第４絶縁膜を形成する工程と、前記第４絶縁膜
を前記電極形成用ホ−ルの底部から膜厚差を利用して除
去した後、この第４絶縁膜をマスクとして電 極形成用
ホ−ル底部の前記第１導電層および前記絶縁膜を除去し
コンタクトホ−ルを開ける工程と、前記コンタクトホ−
ルおよび前記電極形成用ホ−ルの残りの空間を埋めて全
面に第２導電層を形成する工程と、前記第２絶縁膜の表
面より上の前記第１、第２導電層及び前記絶縁膜を除去
する工程と、前記第２絶縁膜および残存導電層間の残存
絶縁膜を除去し、露出した第１電極としての第１、第２
導電層の表面に誘電体膜を形成し、さらに第１、第２導
電層を覆って第２電極としての第３導電層を形成する工
程とを具備する半導体素子のキャパシタ製造方法とす
る。
【０００７】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体素子のキャパシタ製造方法の実施の形態を詳
細に説明する。図１ないし図３は本発明の実施の形態を
示す断面図である。本発明の実施の形態では、まず、図
１（ａ）に示すように、ノ−ド電極との接続用不純物拡
散領域３１を形成した半導体基板３２の表面に層間絶縁
のために第１絶縁膜３３を形成する。この第１絶縁膜３
３としては具体的にはシリコン窒化膜を形成する。次
に、第１絶縁膜３３上にシリコン酸化膜からなる第２絶
縁膜３４を形成する。そして、この第２絶縁膜３４に、
前記不純物拡散領域３１が中央に位置する位置関係で電
極形成用ホ−ル３５を形成する。この電極形成用ホ−ル
３５は、第２絶縁膜３４上にフォトレジストでマスクを
形成し、これをマスクとして第２絶縁膜３４をエッチン
グすることにより形成される。このとき、第１絶縁膜３
３はシリコン窒化膜で、第２絶縁膜３４のシリコン酸化
膜とは食刻選択性があるため、エッチングされない。
よる半導体素子のキャパシタ製造方法の実施の形態を詳
細に説明する。図１ないし図３は本発明の実施の形態を
示す断面図である。本発明の実施の形態では、まず、図
１（ａ）に示すように、ノ−ド電極との接続用不純物拡
散領域３１を形成した半導体基板３２の表面に層間絶縁
のために第１絶縁膜３３を形成する。この第１絶縁膜３
３としては具体的にはシリコン窒化膜を形成する。次
に、第１絶縁膜３３上にシリコン酸化膜からなる第２絶
縁膜３４を形成する。そして、この第２絶縁膜３４に、
前記不純物拡散領域３１が中央に位置する位置関係で電
極形成用ホ−ル３５を形成する。この電極形成用ホ−ル
３５は、第２絶縁膜３４上にフォトレジストでマスクを
形成し、これをマスクとして第２絶縁膜３４をエッチン
グすることにより形成される。このとき、第１絶縁膜３
３はシリコン窒化膜で、第２絶縁膜３４のシリコン酸化
膜とは食刻選択性があるため、エッチングされない。
【０００８】次に、電極形成用ホ−ル３５の内壁および
第２絶縁膜３４の表面にポリシリコンからなる第１の第
１導電層３６を形成する。続いて、第１の第１導電層３
６の表面にシリコン酸化膜からなる第３絶縁膜３７を形
成し、この第３絶縁膜３７の表面にはポリシリコンから
なる第２の第１導電層３８を形成し、この第２の第１導
電層３８の表面には第４絶縁膜３９を形成する。このと
き、第４絶縁膜３９としてはＰＳＧ膜を厚く蒸着して、
電極形成用ホ−ル３５内部での膜厚が、その他の平面部
に形成される膜厚の５０％以下となるようにする。な
お、このＰＳＧ膜および第２、第３絶縁膜３４，３７の
シリコン酸化膜は、第１導電層３６，３８のポリシリコ
ン膜と食刻選択性を有する。
第２絶縁膜３４の表面にポリシリコンからなる第１の第
１導電層３６を形成する。続いて、第１の第１導電層３
６の表面にシリコン酸化膜からなる第３絶縁膜３７を形
成し、この第３絶縁膜３７の表面にはポリシリコンから
なる第２の第１導電層３８を形成し、この第２の第１導
電層３８の表面には第４絶縁膜３９を形成する。このと
き、第４絶縁膜３９としてはＰＳＧ膜を厚く蒸着して、
電極形成用ホ−ル３５内部での膜厚が、その他の平面部
に形成される膜厚の５０％以下となるようにする。な
お、このＰＳＧ膜および第２、第３絶縁膜３４，３７の
シリコン酸化膜は、第１導電層３６，３８のポリシリコ
ン膜と食刻選択性を有する。
【０００９】次に、第４絶縁膜３９を非等方性エッチン
グでエッチングすることにより、図１（ｂ）に示すよう
に、電極形成用ホ−ル３５底部の第４絶縁膜３９のみを
膜厚差を利用して除去する。その後、第４絶縁膜３９を
マスクにして電極形成用ホ−ル３５底部の第２の第１導
電層３８を図２（ａ）に示すようにエッチングしコンタ
クトホ−ル４０の一部を形成する。続いて、第４絶縁膜
３９を非等方性エッチングでエッチングし、同時に電極
形成用ホ−ル３５底部の第３絶縁膜３７をエッチングす
ることによりコンタクトホ−ル４０を深くする。次い
で、第４絶縁膜３９をマスクにして電極形成用ホ−ル３
５底部の第１の第１導電層３６および第１絶縁膜３３を
順次エッチングし、不純物拡散領域３１に到達するコン
タクトホ−ル４０を完成させる。なお、これらエッチン
グ工程で第４絶縁膜３９は次第に薄くなり、最後は図２
（ａ）に示すように電極形成用ホ−ル３５内の第４絶縁
膜３８の側壁にのみ残る。
グでエッチングすることにより、図１（ｂ）に示すよう
に、電極形成用ホ−ル３５底部の第４絶縁膜３９のみを
膜厚差を利用して除去する。その後、第４絶縁膜３９を
マスクにして電極形成用ホ−ル３５底部の第２の第１導
電層３８を図２（ａ）に示すようにエッチングしコンタ
クトホ−ル４０の一部を形成する。続いて、第４絶縁膜
３９を非等方性エッチングでエッチングし、同時に電極
形成用ホ−ル３５底部の第３絶縁膜３７をエッチングす
ることによりコンタクトホ−ル４０を深くする。次い
で、第４絶縁膜３９をマスクにして電極形成用ホ−ル３
５底部の第１の第１導電層３６および第１絶縁膜３３を
順次エッチングし、不純物拡散領域３１に到達するコン
タクトホ−ル４０を完成させる。なお、これらエッチン
グ工程で第４絶縁膜３９は次第に薄くなり、最後は図２
（ａ）に示すように電極形成用ホ−ル３５内の第４絶縁
膜３８の側壁にのみ残る。
【００１０】次に、図２（ｂ）に示すように、コンタク
トホ−ル４０および電極形成用ホ−ル３５の残りの空間
を埋めて全面にポリシリコンからなる第２導電層４１を
形成する。その後、図３（ａ）に示すように、ＣＭＰ
（化学機械的研磨）方法で第２絶縁膜３４の表面が露出
するまでそれより上の導電層４１，３８，３６および絶
縁膜３９，３７を除去し、導電層３６，３８，４１およ
び絶縁膜３７，３９を電極形成用ホ−ル３５内にのみ残
す。このとき、ＣＭＰ方法は、スラリ−の使用量が少な
い機械的ＣＭＰ方法とし、導電層３６，３８，４１のポ
リシリコンと絶縁膜３７，３９のシリコン酸化膜を１：
１で取り除く。
トホ−ル４０および電極形成用ホ−ル３５の残りの空間
を埋めて全面にポリシリコンからなる第２導電層４１を
形成する。その後、図３（ａ）に示すように、ＣＭＰ
（化学機械的研磨）方法で第２絶縁膜３４の表面が露出
するまでそれより上の導電層４１，３８，３６および絶
縁膜３９，３７を除去し、導電層３６，３８，４１およ
び絶縁膜３７，３９を電極形成用ホ−ル３５内にのみ残
す。このとき、ＣＭＰ方法は、スラリ−の使用量が少な
い機械的ＣＭＰ方法とし、導電層３６，３８，４１のポ
リシリコンと絶縁膜３７，３９のシリコン酸化膜を１：
１で取り除く。
【００１１】その後、第２絶縁膜３４および残存導電層
３６，３８，４１間の残存絶縁膜３７，３９を湿式食刻
などの等方性食刻方法で除去する。これにより、導電層
３６，３８，４１は図３（ｂ）に示すように第１絶縁膜
３３上に３重シリンダ構造に露出し、これら導電層３
６，３８，４１からなる３重シリンダ構造のノ−ド電極
（第１電極）４２が完成する。その後は、ノ−ド電極４
２の表面に誘電体膜４３を形成し、さらにこの誘電体膜
４３を挟んでノ−ド電極４２を覆うようにポリシリコン
でプレ−ト電極（第２電極）４４を形成し、キャパシタ
を完成させる。
３６，３８，４１間の残存絶縁膜３７，３９を湿式食刻
などの等方性食刻方法で除去する。これにより、導電層
３６，３８，４１は図３（ｂ）に示すように第１絶縁膜
３３上に３重シリンダ構造に露出し、これら導電層３
６，３８，４１からなる３重シリンダ構造のノ−ド電極
（第１電極）４２が完成する。その後は、ノ−ド電極４
２の表面に誘電体膜４３を形成し、さらにこの誘電体膜
４３を挟んでノ−ド電極４２を覆うようにポリシリコン
でプレ−ト電極（第２電極）４４を形成し、キャパシタ
を完成させる。
【００１２】このような方法では、第２絶縁膜３４に電
極形成用ホ−ル３５を形成する際はフォトレジストによ
るマスク工程が必要であるが、それ以外は全て自己整合
的な手法により工程を進めることができ、しかも、３重
シリンダ構造ノ−ド電極４２の中心の電極片をポリシコ
ンで形成する際に、同時にこのポリシリコンでコンタク
トホ−ル４０を埋めてコンタクト部を形成することがで
きるので、工程が簡単になる。また、シリンダ構造は、
ポリシリコンのコンタクトホ−ル４０の埋め込み前に殆
ど完成しているので、コンタクトホ−ル４０の埋め込み
状態に影響されることは少なくなる。さらに、導電層３
６，３８，４１と絶縁膜 ３７，３９を電極形成用ホ−
ル３５内にのみ残す際に、不要な導電層３６，３８，４
１と絶縁膜３７，３９をＣＭＰ方法で除去するようにし
たので、ノ−ド電極４２の各電極片の先端が尖った形状
にならず、漏れ電流の少ないキャパシタを形成できる。
極形成用ホ−ル３５を形成する際はフォトレジストによ
るマスク工程が必要であるが、それ以外は全て自己整合
的な手法により工程を進めることができ、しかも、３重
シリンダ構造ノ−ド電極４２の中心の電極片をポリシコ
ンで形成する際に、同時にこのポリシリコンでコンタク
トホ−ル４０を埋めてコンタクト部を形成することがで
きるので、工程が簡単になる。また、シリンダ構造は、
ポリシリコンのコンタクトホ−ル４０の埋め込み前に殆
ど完成しているので、コンタクトホ−ル４０の埋め込み
状態に影響されることは少なくなる。さらに、導電層３
６，３８，４１と絶縁膜 ３７，３９を電極形成用ホ−
ル３５内にのみ残す際に、不要な導電層３６，３８，４
１と絶縁膜３７，３９をＣＭＰ方法で除去するようにし
たので、ノ−ド電極４２の各電極片の先端が尖った形状
にならず、漏れ電流の少ないキャパシタを形成できる。
【００１３】なお、上記の実施の形態では、第１の第１
導電層３６と第２導電層４１との間に第２の第１導電層
３８を形成して３重シリンダ構造にノ−ド電極４２を形
成したが、第２の第１導電層３８を省略して２重シリン
ダ構造とすることもできる。逆に、第１導電層の数を増
やして４重以上のシリンダ構造とすることもできる。
導電層３６と第２導電層４１との間に第２の第１導電層
３８を形成して３重シリンダ構造にノ−ド電極４２を形
成したが、第２の第１導電層３８を省略して２重シリン
ダ構造とすることもできる。逆に、第１導電層の数を増
やして４重以上のシリンダ構造とすることもできる。
【００１４】
【発明の効果】このように本発明の半導体素子のキャパ
シタ製造方法によれば、絶縁膜に形成した電極形成用ホ
−ル内に導電層と絶縁膜を交互に形成して多重シリンダ
構造のノ−ド電極を形成する方法において、より工程を
簡単にすることができるとともに、高品質、高信頼性の
ノ−ド電極ひいてはキャパシタを形成することができ
る。
シタ製造方法によれば、絶縁膜に形成した電極形成用ホ
−ル内に導電層と絶縁膜を交互に形成して多重シリンダ
構造のノ−ド電極を形成する方法において、より工程を
簡単にすることができるとともに、高品質、高信頼性の
ノ−ド電極ひいてはキャパシタを形成することができ
る。
【図１】本発明による半導体素子のキャパシタ製造方法
の実施の形態の一部を示す断面図。
の実施の形態の一部を示す断面図。
【図２】同本発明の実施の形態であり、図１に続く工程
を示す断面図。
を示す断面図。
【図３】同本発明の実施の形態であり、図２に続く工程
を示す断面図。
を示す断面図。
【図４】従来のノ−ド電極形成方法を示す断面図。
【符号の説明】 ３２ 半導体基板 ３３ 第１絶縁膜 ３４ 第２絶縁膜 ３５ 電極形成用ホ−ル ３６ 第１の第１導電層 ３７ 第３絶縁膜 ３８ 第２の第１導電層 ３９ 第４絶縁膜 ４０ コンタクトホ−ル ４１ 第２導電層 ４２ ノ−ド電極 ４３ 誘電体膜 ４４ プレ−ト電極
Claims (9)
- 【請求項１】 半導体基板の表面に第１絶縁膜を形成し
た後、この第１絶縁膜上に第２絶縁膜を形成し、この第
２絶縁膜に電極形成用ホ−ルを開孔する工程と、 前記電極形成用ホ−ルの内壁と前記第２絶縁膜の表面に
第１導電層を１層あるいは第３絶縁膜を挟んで複数層形
成し、さらに第１導電層の表面に電極形成用ホ−ル内で
薄くなるように第４絶縁膜を形成する工程と、 前記第４絶縁膜を前記電極形成用ホ−ルの底部から膜厚
差を利用して除去した後、この第４絶縁膜をマスクとし
て電極形成用ホ−ル底部の前記第１導電層および前記絶
縁膜を除去しコンタクトホ−ルを開ける工程と、 前記コンタクトホ−ルおよび前記電極形成用ホ−ルの残
りの空間を埋めて全面に第２導電層を形成する工程と、 前記第２絶縁膜の表面より上の前記第１、第２導電層及
び前記絶縁膜を除去する工程と、 前記第２絶縁膜および残存導電層間の残存絶縁膜を除去
し、露出した第１電極としての第１、第２導電層の表面
に誘電体膜を形成し、さらに第１、第２導電層を覆って
第２電極としての第３導電層を形成する工程とを具備す
ることを特徴とする半導体素子のキャパシタ製造方法。 - 【請求項２】 請求項１記載の半導体素子のキャパシタ
製造方法において、第２絶縁膜は第１絶縁膜と食刻選択
性のある物質で形成されることを特徴とする半導体素子
のキャパシタ製造方法 - 【請求項３】 請求項１または２記載の半導体素子のキ
ャパシタ製造方法において、第１絶縁膜はシリコン窒化
膜で形成し、第２絶縁膜はシリコン酸化膜で形成するこ
とを特徴とする半導体素子のキャパシタ製造方法 - 【請求項４】 請求項１記載の半導体素子のキャパシタ
製造方法において、第４絶縁膜として電極形成用ホ−ル
内部の蒸着厚さがそれ以外の蒸着厚さの５０％以下とな
る膜を厚く蒸着することを特徴とする半導体素子のキャ
パシタ製造方法。 - 【請求項５】 請求項４記載の半導体素子のキャパシタ
製造方法において、第４絶縁膜はＰＳＧ膜で形成される
ことを特徴とする半導体素子のキャパシタ製造方法。 - 【請求項６】 請求項１記載の半導体素子のキャパシタ
製造方法において、第１、第２導電層はポリシリコンで
形成され、第２、第３絶縁膜はシリコン酸化膜で形成さ
れることを特徴とする半導体素子のキャパシタ製造方
法。 - 【請求項７】 請求項１記載の半導体素子のキャパシタ
製造方法において、第２絶縁膜の表面より上の第１、第
２導電層および絶縁膜の除去工程は、ＣＭＰ方法で行う
ことを特徴とする半導体素子のキャパシタ製造方法。 - 【請求項８】 請求項７記載の半導体素子のキャパシタ
製造方法において、ＣＭＰ方法は、スラリ−の使用量が
少ない機械的ＣＭＰ方法を用いて導電層と絶縁膜を１：
１の比率で削ることを特徴とする半導体素子のキャパシ
タ製造方法。 - 【請求項９】 請求項１記載の半導体素子のキャパシタ
製造方法において、第２絶縁膜と残存絶縁膜の除去工程
は湿式食刻で行うことを特徴とする半導体素子のキャパ
シタ製造方法。
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