JPH0473649B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

（産業上の利用分野） 本発明は、２線双方向データ伝送を実現するた
めの、正負送出パルスの非対称成分除去可能なエ
コー除去方法及び装置に関する。 （従来技術とその問題点） ペア線を用いて２線双方向データを実現するた
めの公知の技術としてエコーキヤンセラが知られ
ている。エコーキヤンセラは適応型デイジタルフ
イルタを用いて、エコーのインパルス応答の長さ
分の送出データ系列に対応した疑似エコー（エコ
ーレプリカ）を生成することにより、エコーを抑
圧するように動作する。この時、適応型デイジタ
ルフイルタの各タツプ係数は、エコーからエコー
レプリカを差引いた誤差信号と送出データとの相
関をとることにより遂次修正される。今、ベース
バンドデータ伝送を対象とすると、伝送路符号と
しては一般にAMI（Alternate Mark Inversion）
符号やバイフエーズ符号等のように直流バランス
の良いものが用いられる。例えばAMI符号では
ユニポーラ／バイポーラ変換において、バイナリ
の値が“０”の時には０レベルを出力し、“１”
の時には＋Ｖレベルと−Ｖレベル（但しＶ＞０）
のパルスを“１”の生起順に交互に出力するよう
に割当てられている。＋Ｖレベルの正パルスと−
Ｖレベルの負パルスのパルス波形は理想的には対
称となるべきであるが、現実にはわずかに対称性
がくずれている。この時、正負パルス波形の対称
性を前提条件としている従来の適応型デイジタル
フイルタを用いたエコーキヤンセラでは、この正
負パルスの非対称成分の存在が残留エコーレベル
増大の要因となり、所望のエコー抑圧度を得るこ
とが不可能となる。即ち、アダプテイブデイジタ
ルフイルタの第ｎタツプ目の係数の収束に注目す
ると、これに対応する時点のエコーのインパルス
応答の大きさを正パルスに対し＋V′、負パルス
に対し−（V′＋β）と仮定すれば、（ただしβ≠
０）第ｎタツプ目の係数は｛V′＋（−V′＋β｝／
２＝V′＋β＋２に収束することになる。従つて、
第ｎタツプ目の係数はβ／２の誤差を生じること
になる。この事実は、すべてのタツプ係数につい
て、言えるから、送出パルスが正負非対称である
と、残留エコーレベルが増大し、所望のエコー抑
圧度を得ることが不可能となる。例えば局と加入
者の間に敷設されている電話用ペア線を利用して
ベースバンドデータ伝送を実現する際には、エコ
ー抑圧度として50dB程度が要求される。50dBの
エコー抑圧度を得るには、正負パルスの対称性を
99.997％以上の精度で実現する必要がある。この
ような高精度の対称性をもつ正負パルスの発生回
路を実現するには、複雑な回路を必要とし、回路
の調整個所も多い。従つて回路規模が増大すると
共に、回路調整に多大な工数を必要とするから、
コストが増大するという欠点をもつた。 （発明の目的） そこで、本発明の目的は、回路規模が小さくか
つ回路調整の不用なエコーキヤンセルの正負パル
ス非対称成分除去の方法及び装置を提供すること
にある。 （発明の構成） 本発明によれば、２線／４線変換回路の４線側
にて送信回路から受信回路へ漏れ込むエコーを、
複数タツプのアダプテイブ・フイルタにより発生
される疑似エコーを用いて抑圧するエコー除去の
方法であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える複数個の第１のタツプ出力と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える複数個の
第２のタツプ出力とを受け、複数個のタツプ係数
を発生すると共に、各々の該タツプ係数とこれに
対応する前記複数個の第１のタツプ出力との積を
総和して前記疑似エコーを求める際に、 前記タツプ係数の発生において、前記第２のタ
ツプ出力を受け前記極性信号に対応した第１のタ
ツプ係数と第２のタツプ係数を保持し、前記第２
のタツプ出力を受け前記第１あるいは第２のタツ
プ係数のいずれか一方を選択して前記タツプ係数
を発生し、 前記疑似エコーと受信信号との差信号を求め、
該差信号の極性と前記疑似エコーの極性との相関
値に基づき、 該相関値が予め定められた値より小さい場合に
は、前記差信号と前記第１のタツプ出力との相関
をとり前記保持された第１及び第２のタツプ係数
を前記極性信号に対応させてそれぞれ個別に適応
化すると共に、前記相関値が予め定められた値以
上の場合には、前記保持された第１及び第２のタ
ツプ係数を前記極性信号にかかわらず区別するこ
となく適応化を行なうことを特徴とするエコー除
法方法が得られる。 また、本発明によれば２線／４線変換回路の４
線側にて送信回路から受信回路へ漏れ込むエコー
を、複数タツプのアダプテイブ・フイルタにより
発生される疑似エコーを用いて抑圧するエコー除
去の方法であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える複数個の第１のタツプ付き遅延回
路と、前記送信回路にて前記送信データに基づき
発生された出力パルスの極性を表わす極性信号を
受け該送信データ周期単位の複数の遅延を与える
第２のタツプ付き遅延回路と、前記第１及び第２
のタツプ付き遅延回路の各々の同一タツプ位置の
出力を受ける複数個のタツプ係数発生回路と、該
タツプ係数発生回路の出力と前記第１のタツプ付
き遅延回路のタツプ出力との積を得るための複数
個の積回路と、該複数個の積回路の出力を加算し
て前記疑似エコーを得るための加算器と、前記疑
似エコーと受信信号との差信号を得るための減算
器と、該差信号の極性と前記疑似エコーの極性と
の相関値を得るための相関器と、該相関器の出力
を受け予め定められた値との大小を比較しその結
果を前記複数個のタツプ係数発生回路に供給する
ための判定回路を備え、 前記タツプ係数発生回路において、前記第２の
タツプ付き遅延回路のタツプ出力を受け前記極性
信号に対応した第１のタツプ係数と第２のタツプ
係数を保持する手段と、前記第２のタツプ付き遅
延回路のタツプ出力を受け前記第１あるいは第２
のタツプ係数のいずれか一方を選択して前記タツ
プ係数発生回路の出力とする手段と、前記判定回
路が前記相関器の出力を予め定められた値より小
さいと判定した場合には、前記差信号と前記第１
のタツプ付き遅延回路との相関をとり前記保持す
る手段より得られた第１及び第２のタツプ係数を
前記極性信号に対応させてそれぞれ個別に適応化
する手段を有すると共に、前記判定回路が前記相
関器の出力を予め定められた値以上であると判定
した場合には、前記保持された第１及び第２のタ
ツプ係数を前記極性信号にかかわらず区別するこ
となく適応化を行なうことを特徴とするエコー除
去装置が得られる。 （発明の原理） 本発明は上述の構成をとることにより、従来技
術の問題点を解決した。まず、適応型デイジタル
フイルタの各タツプ係数として、送出パルスの極
性に対応させた２種類の係数を用いて、それぞれ
独立に係数の更新を行なうことにより、正負送出
パルスの非対称性に起因するエコー抑圧度の劣化
を生じないようにすることができる。この時、正
負送出パルスの非対称は通常、小さいから、エコ
ーキヤンセラの収束過程の途中の段階までは送出
パルスの極性に対応させた２種類の係数を持ち、
徒らに収束時間を長くすることは、必ずしも得策
ではない。そこで、誤差信号の極性とエコーレプ
リカの極性との相関が、エコーキヤンセラの収束
の度合を示していることに注目し、該相関出力の
値が予め定められた値より大きい場合には該２種
類の係数に対し、送出データの極性に区別なく係
数の更新を行なうが、逆に該相関出力の方が小さ
い場内には、送出データの極性に対応させて係数
の更新を行なうことにより、収束が進んだ段階で
問題として現われてくる正負送出パルスの非対称
性を解決できる。 （実施例） 次に図面を参照して本発明について詳細に説明
する。 第１図は、本発明の一実施例を示すブロツク図
である。今、第１図に示す回路は、２線伝送路１
６を介して対向で接続されているものとする。加
入者ケーブルを対象とすれば一方は局側に、他方
は加入者側に設置されている。ここでは、説明を
簡単にするためにベースバンドデータ伝送を仮定
し第１図を加入者側回路として説明する。また、
第１図に示す本発明の一実施例では伝送路符号と
してAMI符号を対象として説明するが、後述の
ように本発明は他の伝送路符号に対しても適用可
能である。 第１図において、入力端子１に供給される２値
符号系列１２は、送信回路である符号変換回路３
及びアダプテイブデイジタルフイルタ（ADF）
に入力される。符号変換回路３では、２値符号を
AMI符号に変換して出力する。即ち、２値符号
“０”は零レベルを出力し、２値符号“１”は正
のパルスと負のパルスを交互に出力するような機
能をもつ。この時、２値符号“１”に対し、正の
パルスが出力されたかあるいは負のパルスが出力
されたかの情報を２値で示した符号ビツト１３
は、アダプテイブデイジタル６に供給される。こ
こで符号ビツトの値“０”及び“１”はそれぞれ
正パルス及び負パルスに対応しているものと仮定
する。また正及び負パルスのパルス幅は通常Ｔ／
２が選ばれる。ここにＴは２値符号系列１２のデ
ータレートであり、単位は秒となる。符号変換回
路３の出力は、ハイブリツトトランス（HYB）
４を介して２線伝送路１６に送出される。一方局
側から送出された信号は、２線伝送路１６及びハ
イブリツトトランス４を介して低域通過フイルタ
（LPF）５に入力される。ここでハイブリツトト
ランス４において回路不全あるいはインピーダン
スの不整合等の原因により符号変換回路３の出力
信号がエコーとなつて、ハイブリツトトランス４
の出力に現われる。即ち、低域通過フイルタ５の
入力信号としては、受信信号とエコーが混在した
混在信号となつている。低域通過フイルタ５は、
所要帯域以外の高域に存在する雑音を除去する役
目を果す。アダプテイブデイジタルフイルタ６、
Ｄ／Ａコンバータ（DAC）７、減算器８、サン
プルホールド回路（SH）９、Ａ／Ｄコンバータ
（ADC）１０及び定数2αを掛けるための乗算器１
７から成る閉ループ回路は、適応性にエコーレプ
リカ１５を生成することにより、低域通過フイル
タ５の出力である混在信号に含まれているエコー
成分を抑圧するように動作する。ここで、アダプ
テイブデイジタルフイルタ６は、Ａ／Ｄコンバー
タ１０の出力に定数2αの重みづけを施した誤差
信号１４のレベルを小さくするように適応動作を
行なう。一方アダプテイブデイジタルフイルタ６
の出力信号であるエコーレプリカ１５の符号ビツ
ト１８と、Ａ／Ｄコンバータ１０の出力の符号ビ
ツト１９は共に相関器２０に供給され、両方の入
力信号の相関が計算される。相関器２０の出力
は、判定回路２１を介し、判定出力２２となり、
アダプテイブデイジタルフイルタ６に供給され
る。 判定回路２２では、入力として供給される信号
の絶対値がある定められた値よりも小さい場合に
は“１”を、大きい場合には“０”を出力するよ
うな機能を果す。従つて判定出力２２は２値の値
である。 アダプテイブデイジタルフイルタ６における判
定出力２２の役割については後で詳細に説明す
る。第１図ではAMI符号を仮定しており、その
信号帯域はほぼ１／ＴHzとみなせるからアダプテ
イブデイジタルフイルタ６のサンプリング周波数
は、２／ＴHzとすればよい。これに伴い、Ｄ／Ａ
コンバータ７、サンプルホールド回路９及びＡ／
Ｄコンバータ１０のサンプリング周波数も２／Ｔ
Hzとする必要がある。アダプテイブデイジタルフ
イルタ６が収束状態にある時、サンプルホールド
回路９の出力では、エコー信号は受信信号に比べ
て十分抑圧されており、受信回路１１に供給され
る。受信回路１１では、線路損失の補償を行なつ
た後識別回路に入力され、AMI符号は２値符号
に変換されて出力端子２に現わろる。次にアダプ
テイブデイジタルフイルタ６について詳細に説明
する。 第２図は、第１図のアダプテイブデイジタルフ
イルタ６の一構成例を示したブロツク図である。
同図において、参照数字１００′で示す点線で囲
まれた部分と参照数字１００′で示す点線で囲ま
れた部分とは全く同一の機能ブロツクを持つてい
るものとする。参照数字１４，１５及び２２は第
１図の同一の参照数字で示す信号に対応してお
り、それぞれ誤差信号、エコーレプリカ及び判定
出力を示す。ここで誤差信号１４及びエコーレプ
リカ１５のサンプリング周波数は共に２／ＴHzで
ある。従つて、第２図に示すスイツチにより誤差
信号１４は、サンプリング周波数が１／ＴHzの２
つの誤差信号１４′及び１４″に分解される。これ
に対しサンプリング周波数１／ＴHzの２個のエコ
ーレプリカ１５′及び１５″はスイツチによりハン
タリーブされてサンプリング周波数２／ＴHzのエ
コーレプリカ１５となる。第２図の例ではＮ（正
の整数）タツプのトランスバーサルフイルタを示
している。ここでＮは、エコーのインパルス応答
長により定まる整数値である。参照数字１００′
と１００″は同等の機能を有しているので、ここ
では参照数字１００′の部分に注目してその動作
を説明する。フイルタの各タツプ係数は、係数発
生回路１５１，１５２，…，１５Ｎ−１，１５Ｎ
にて生成される。第２図に示す２値符号系列１２
１及び符号ビツト１３１はそれぞれ第１図の参照
数字１２及び１３に対応しており、それぞれＴ秒
の遅延を与える遅延素子１０１及び１１１に供給
される。Ｔ秒の遅延を与える遅延素子１０１，１
０２，…，１０Ｎ−１は、この順に直列に接続さ
れており、入力及び各タツプ出力であるＮ個の２
値符号系列１２ｉ（ｉ＝１、２、…Ｎ）は符号付
データ発生回路１８ｉに供給される。同様に、Ｔ
秒に遅延を与える遅延素子１１１，１１２，…，
１１Ｎ−１もこの順に直列接続されており、入力
及び各タツプ出力であるＮ個の符号ビツト１３ｉ
（ｉ＝１、２、…Ｎ）はそれぞれ符号付データ発
生回路１８ｉ及び係数発生回路１５ｉに供給され
る。ここで符号付データ発生回路１８ｉは、２値
符号系列１２ｉ及び符号ビツト１３ｉより、符号
付データ１９ｉを発生するための回路である。前
に仮定したように、符号ビツト１３ｉの値“０”
及び“１”はそれぞれ正及び負を示しているか
ら、符号付データ１９１は表１のように表わされ
る。 (Industrial Application Field) The present invention relates to an echo removal method and apparatus capable of removing asymmetric components of positive and negative transmitted pulses for realizing two-wire bidirectional data transmission. (Prior art and its problems) An echo canceller is known as a well-known technology for realizing two-wire bidirectional data using paired wires. The echo canceller operates to suppress echo by using an adaptive digital filter to generate a pseudo echo (echo replica) corresponding to the transmitted data sequence corresponding to the length of the echo impulse response. At this time, each tap coefficient of the adaptive digital filter is successively corrected by correlating the error signal obtained by subtracting the echo replica from the echo with the transmitted data. Currently, when targeting baseband data transmission, the transmission path code is generally AMI (Alternate Mark Inversion).
A type with good DC balance, such as a code or biphase code, is used. For example, in AMI code, in unipolar/bipolar conversion, when the binary value is “0”, it outputs 0 level, and outputs “1”.
+V level and -V level (however, V>0)
pulses are assigned to be output alternately in the order in which "1"s occur. +V level positive pulse and -
Ideally, the pulse waveform of the V-level negative pulse should be symmetrical, but in reality, the symmetry is slightly lost. At this time, in an echo canceller using a conventional adaptive digital filter, which assumes symmetry of the positive and negative pulse waveforms, the existence of the asymmetric component of the positive and negative pulses causes an increase in the residual echo level, and the desired degree of echo suppression can be achieved. becomes impossible to obtain. That is, if we pay attention to the convergence of the n-th tap coefficient of the adaptive digital filter, the magnitude of the impulse response of the echo at the corresponding time point is +V' for positive pulses and -(V'+β) for negative pulses. ), then (but β≠
0) The coefficient of the nth tap is {V′+(−V′+β}}/
It will converge to 2=V'+β+2. Therefore,
The nth tap coefficient will cause an error of β/2. This fact holds true for all tap coefficients, so if the sent pulses are asymmetrical, the residual echo level will increase, making it impossible to obtain the desired degree of echo suppression. For example, when implementing baseband data transmission using a pair of telephone lines installed between a station and a subscriber, an echo suppression degree of about 50 dB is required. To obtain 50 dB of echo suppression, the symmetry of the positive and negative pulses must be
This must be achieved with an accuracy of 99.997% or higher. In order to realize a circuit for generating positive and negative pulses with such highly accurate symmetry, a complex circuit is required, and there are many adjustment points in the circuit. Therefore, the circuit scale increases and a large amount of man-hours are required for circuit adjustment.
This has the disadvantage of increased cost. (Objective of the Invention) Therefore, an object of the present invention is to provide a method and apparatus for removing asymmetric components of positive and negative pulses of echo cancelling, which have a small circuit scale and do not require circuit adjustment. (Structure of the Invention) According to the present invention, echoes leaking from the transmitting circuit to the receiving circuit on the 4-wire side of the 2-wire/4-wire conversion circuit are
An echo cancellation method for suppressing pseudo echoes generated by a multi-tap adaptive filter, comprising: a plurality of first tap outputs that receive transmission data and provide a plurality of delays in units of the transmission data period; a plurality of second tap outputs that receive a polarity signal representing the polarity of an output pulse generated based on the transmission data in the transmission circuit and provide a plurality of delays of the transmission data period units; When generating a coefficient and summing the products of each of the tap coefficients and the corresponding plurality of first tap outputs to obtain the pseudo echo, in generating the tap coefficient, the second tap coefficient is receives the tap output, holds a first tap coefficient and a second tap coefficient corresponding to the polarity signal, and stores the second tap coefficient.
receiving the tap output, selecting either the first or second tap coefficient to generate the tap coefficient, and determining a difference signal between the pseudo echo and the received signal;
Based on a correlation value between the polarity of the difference signal and the polarity of the pseudo echo, if the correlation value is smaller than a predetermined value, the difference signal and the first tap output are correlated and the hold is performed. The held first and second tap coefficients are individually adapted to correspond to the polarity signal, and when the correlation value is greater than or equal to a predetermined value, the held first and second tap coefficients are There is obtained an echo division method characterized in that the tap coefficient of is adapted without being differentiated regardless of the polarity signal. Further, according to the present invention, the 4 wires of the 2-wire/4-wire conversion circuit
This is an echo cancellation method that suppresses echoes leaking from the transmitting circuit to the receiving circuit on the line side by using pseudo echoes generated by an adaptive filter with multiple taps. a plurality of first tapped delay circuits that provide a plurality of delays; and a plurality of first tapped delay circuits that receive a polarity signal representing the polarity of an output pulse generated based on the transmission data in the transmission circuit and generate a plurality of delays in units of the transmission data period. a second tapped delay circuit for providing the first and second tapped delay circuits;
a plurality of tap coefficient generating circuits receiving outputs from the same tap position of each of the tapped delay circuits; a plurality of product circuits; an adder for adding outputs of the plurality of product circuits to obtain the pseudo echo; a subtracter for obtaining a difference signal between the pseudo echo and the received signal; A correlator for obtaining a correlation value between the polarity of the signal and the polarity of the pseudo echo; and the output of the correlator is compared with a predetermined value, and the result is transmitted to the plurality of tap coefficient generating circuits. the tap coefficient generating circuit receives the tap output of the second tapped delay circuit and holds a first tap coefficient and a second tap coefficient corresponding to the polarity signal. means for receiving the tap output of the second tapped delay circuit;
means for selecting one of the tap coefficients and outputting it as the output of the tap coefficient generating circuit; and means for selecting one of the tap coefficients as the output of the tap coefficient generating circuit; and the first
and means for individually adapting the first and second tap coefficients obtained by the holding means to correspond to the polarity signal; If it is determined that the output of the correlator is equal to or greater than a predetermined value, the first and second tap coefficients held are adapted without being differentiated regardless of the polarity signal. An echo canceling device is obtained. (Principle of the Invention) The present invention solves the problems of the prior art by adopting the above-described configuration. First, as each tap coefficient of the adaptive digital filter, two types of coefficients corresponding to the polarity of the transmitted pulse are used, and by updating the coefficients independently, echo suppression caused by the asymmetry of the positive and negative transmitted pulses is suppressed. It is possible to prevent the degree of deterioration from occurring. At this time, since the asymmetry between the positive and negative sending pulses is usually small, the echo canceller has two types of coefficients corresponding to the polarity of the sending pulse until the middle stage of the convergence process.
It is not necessarily a good idea to lengthen the convergence time unnecessarily. Therefore, we focused on the fact that the correlation between the polarity of the error signal and the polarity of the echo replica indicates the degree of convergence of the echo canceller. For various types of coefficients, the coefficients are updated regardless of the polarity of the transmitted data, but conversely, in a field where the correlation output is smaller, the coefficients are updated in accordance with the polarity of the transmitted data to achieve convergence. It is possible to solve the problem of asymmetry between positive and negative pulses, which appears as a problem at an advanced stage. (Example) Next, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. Now, the circuit shown in Figure 1 consists of two-wire transmission line 1
It is assumed that the two terminals are connected to each other via the terminals 6 and 6. For subscriber cables, one is installed on the central office side and the other on the subscriber side. Here, in order to simplify the explanation, baseband data transmission will be assumed and FIG. 1 will be explained as a subscriber side circuit. Also,
Although the embodiment of the present invention shown in FIG. 1 will be explained using an AMI code as a transmission line code, the present invention is also applicable to other transmission line codes as will be described later. In FIG. 1, a binary code series 12 supplied to an input terminal 1 is transmitted to a code conversion circuit 3 which is a transmitting circuit.
and adaptive digital filter (ADF)
is input. The code conversion circuit 3 converts the binary code into
Convert to AMI code and output. That is, the binary code "0" has a function of outputting a zero level, and the binary code "1" has a function of outputting a positive pulse and a negative pulse alternately. At this time, code bit 13 indicates in binary terms whether a positive pulse or a negative pulse was output for the binary code "1".
is supplied to the adaptive digital 6. Here, it is assumed that the sign bit values "0" and "1" correspond to positive and negative pulses, respectively. Also, the pulse width of the positive and negative pulses is usually T/
2 is selected. Here, T is the data rate of the binary code sequence 12, and the unit is seconds. The output of the code conversion circuit 3 is a hybrid transformer (HYB).
4 to the two-wire transmission line 16. On the other hand, a signal sent from the station side is input to a low pass filter (LPF) 5 via a two-wire transmission line 16 and a hybrid transformer 4. Here, due to circuit failure or impedance mismatch in the hybrid transformer 4, the output signal of the code conversion circuit 3 becomes an echo, causing the hybrid transformer 4 to
appears in the output of That is, the input signal to the low-pass filter 5 is a mixed signal containing a received signal and an echo. The low pass filter 5 is
It serves to remove noise that exists in high frequencies other than the required band. Adaptive digital filter 6,
D/A converter (DAC) 7, subtracter 8, sample hold circuit (SH) 9, A/D converter (ADC) 10, and multiplier 1 for multiplying by constant 2α
7 operates to suppress echo components contained in the mixed signal that is the output of the low-pass filter 5 by adaptively generating echo replicas 15. Here, the adaptive digital filter 6 performs an adaptive operation to reduce the level of the error signal 14 obtained by weighting the output of the A/D converter 10 by a constant 2α. On the other hand, adaptive digital filter 6
Sign bit 18 of echo replica 15, which is the output signal of echo replica 15, and sign bit 19 of the output of A/D converter 10 are both supplied to correlator 20, and the correlation of both input signals is calculated. The output of the correlator 20 passes through the judgment circuit 21 and becomes the judgment output 22,
The signal is supplied to the adaptive digital filter 6. The determination circuit 22 functions to output "1" when the absolute value of the signal supplied as input is smaller than a certain predetermined value, and output "0" when it is larger. Therefore, the determination output 22 is a binary value. The role of the determination output 22 in the adaptive digital filter 6 will be explained in detail later. In FIG. 1, an AMI code is assumed, and since its signal band can be considered to be approximately 1/THz, the sampling frequency of the adaptive digital filter 6 may be 2/THz. Along with this, D/A
Converter 7, sample hold circuit 9 and A/
The sampling frequency of the D converter 10 is also 2/T
It needs to be Hz. When the adaptive digital filter 6 is in the convergence state, the echo signal at the output of the sample hold circuit 9 is sufficiently suppressed compared to the received signal, and is supplied to the receiving circuit 11. In the receiving circuit 11, the AMI code is inputted to the identification circuit after compensating for line loss, and the AMI code is converted into a binary code and appears at the output terminal 2. Next, the adaptive digital filter 6 will be explained in detail. FIG. 2 is a block diagram showing an example of the configuration of the adaptive digital filter 6 of FIG. 1.
In the figure, it is assumed that a portion surrounded by a dotted line indicated by reference numeral 100' and a portion surrounded by a dotted line indicated by reference numeral 100' have exactly the same functional block. Reference numerals 14, 15 and 22 correspond to the signals indicated by the same reference numerals in FIG. 1 and indicate the error signal, echo replica and decision output, respectively. Here, the sampling frequencies of the error signal 14 and the echo replica 15 are both 2/THz. Therefore, the error signal 14 is changed by the switch shown in FIG.
On the other hand, the two echo replicas 15' and 15'' with a sampling frequency of 1/THz are hunter-leaved by a switch to become an echo replica 15 with a sampling frequency of 2/THz. The example in FIG. 2 shows a transversal filter with N (positive integer) taps. Here, N is an integer value determined by the impulse response length of the echo. Reference number 100'
and 100'' have equivalent functions, so here we will focus on the part with reference numeral 100' and explain its operation.Each tap coefficient of the filter is generated by coefficient generation circuits 151, 152,..., 15N- 1,15N
Generated by . Binary code series 12 shown in FIG.
1 and sign bit 131 correspond to reference numerals 12 and 13, respectively, in FIG. 1 and are applied to delay elements 101 and 111, respectively, providing a delay of T seconds. Delay element 101,1 providing a delay of T seconds
02,...,10N-1 are connected in series in this order, and N 2 taps are input and output from each tap.
The value code series 12i (i=1, 2, . . . N) is supplied to the signed data generation circuit 18i. Similarly, T
Delay elements 111, 112, ..., which give a delay in seconds
11N-1 are also connected in series in this order, and N sign bits 13i, which are the input and each tap output, are connected in series in this order.
(i=1, 2, . . . N) are supplied to the signed data generation circuit 18i and the coefficient generation circuit 15i, respectively. The signed data generation circuit 18i is a circuit for generating signed data 19i from the binary code series 12i and the sign bits 13i. As previously assumed, the value of sign bit 13i is “0”
Since "1" and "1" indicate positive and negative, respectively, the signed data 191 is expressed as shown in Table 1.

【表】 一方、乗算器１４１，１４２，…１４Ｎ−１，
１４Ｎの出力はすべて加算器１７０に供給されエ
コーレプリカ１５′となりスイツチに供給される。
また、誤差信号１４′は、係数発生回路１５１，
１５２，…１５Ｎ−１，１５Ｎに供給されてい
る。さらに判定出力２２は、第１図の同一番号の
信号に対応しており、同様に、係数発生回路１５
１，１５２，…，１５Ｎ−１，１５Ｎに供給され
ている。係数発生回路１５ｉ（但しｉ＝１、２、
…、Ｎ）では供給される４種の信号の値、即ち符
号付データ１９ｉ、符号ビツト１３ｉ、誤差信号
１４′及び判定出力２２に基づき、係数が遂次修
正される。係数発生回路１５ｉにて得られた各係
数１６ｉは乗算器１４ｉにより符号付データ１９
ｉと乗算された後加算器１７０に供給される。参
照数字１００″で示すブロツクの動作は、参照数
字１００′で示すブロツクと全く同様であるが、
これらの位相はＴ／２秒だけずれていることに注
意する必要がある。次に係数発生回路１５ｉにつ
いて詳細に説明する。 第３図は、第２図の係数発生回路１５ｉの一構
成例を示したブロツク図である。同図において点
線で囲まれた部分が第２図の係数発生回路１５ｉ
に対応しており、さらにその入出力信号である誤
差信号１４′、符号付データ１９ｉ、符号ビツト
１３ｉ、判定出力２２及び係数１６ｉは、それぞ
れ第２図における同一番号の参照数字で示す信号
に対応している。第３図において、誤差信号１
４′と符号付データ１９ｉは乗算器２００により
乗算されその乗算出力は、アンドゲート６００の
一方の入力として供給されると同時に、アンドゲ
ート６０１の一方の入力としても供給される。 一方、符号ビツト１３ｉは、同時に入力される
符号付データ１９ｉの極性を示す信号であり、符
号ビツトが“０”の時は正、“１”の時は負に対
応しているものと仮定している。符号ビツト１３
ｉは選択回路３００の選択信号として入力される
と同時に、ナンドゲート７００及びインバータ８
００に供給される。インバータ８００の出力は、
ナンドゲート７０１の一方の入力として供給され
ている。一方、判定出力２２は、、ナンドゲート
７００及び７０１の一方の入力として供給されて
いる。さらに、ナンドゲート７００及び７０１の
出力はそれぞれ、アンドゲート６００及び６０１
の一方の入力として供給されている。ここでＴ秒
の遅延を与える遅延素子４００及び加算器５００
から成る閉ループ回路は、正のパルスに対応した
係数を発生するための回路であり、加算器５００
に供給されるアンドゲート６００出力により遂次
修正が行なられる。これに対し、Ｔ秒の遅延を与
える遅延素子４０１及び加算器５０１から成る閉
ループ回路は負のパルスに対応した係数を発生す
るための回路であり、加算器５０１に供給される
アンドゲート６０１の出力により遂次修正が行な
われる。 次に、第３図に示す判定出力２２の役割につい
て第１図を参照して詳細に説明する。第１図にお
いて、相関器２０の出力の絶対値について考える
と、アダプテイブデイジタルフイルタの収束過程
における値の方が、収束時における値よりも大き
い。なぜなら収束過程では相関器に入力される符
号ビツト１８と符号ビツト１９とは強い相関を持
つが、収束時には両者の相関の度合は非常に小さ
くなるからである。従つて、相関器２０の出力の
絶対値に対しある定められた値よりも小さい場合
には“１”を、大きい場合には“０”を出力する
ように判定回路２１を構成すれば、判定出力２２
は、その値が“１”の場合には、エコーキヤンセ
ラが収束していることを意味し、“０”の場合に
はエコーキヤンセラが収束過程にあることを意味
することになる。今、第３図において、判定出力
２２が“０”の場合、即ち、エコーキヤンセラが
収束過程にあるときナンドゲート７００及び７０
１の出力は共に“１”となるから乗算器２００の
出力値がアンドゲート６００及び６０１を介して
それぞれ加算器５００及び５０１に直接供給され
る。従つて遅延素子４００及び４０１の初期値を
共に同一の値に設定しておけば、判定出力２２が
“０”に保持されている限り、遅延素子４００及
び４０１の出力値は常に同一の値となる。この
時、選択回路３００の信号入力は共に同一の値で
あるから係数１６ｉの値は、選択信号として入力
される符号ビツトの値“０”又は“１”に無関係
となる。従つて、エコーキヤンセラが収束過程に
ある時には正負パルス区別なく収束が行なわれ
る。これに対し、エコーキヤンセラの収束が進む
と判定出力２２が“０”から“１”に変化する。
この時、アンドゲート６００及びナンドゲート７
００から成る論理回路では、符号ビツト１３ｉが
“０”即ち正のパルスに対してのみ、アンドゲー
ト６００の出力が意味を持つから前述のように、
遅延素子４００及び加算器５００から成る閉ルー
プ回路では正のパルスに対してのみ最適化が行な
われる。一方、判定回路２２が“１”の時、アン
ドゲート６０１及びナンドゲート７０１から成る
論理回路では、符号ビツト１３ｉが“１”即ち負
のパルスに対してのみ、アンドゲート６０１の出
力が意味を持つから、前述のように、遅延素子４
０１及び加算器５００から成る閉ループ回路で
は、負のパルスに対してのみ最適化が行なわれ
る。選択回路３００では選択信号として入力され
る符号ビツト１３ｉの値に応じて、符号ビツト１
３ｉが“０”の時は遅延素子４００の出力が選択
されて係数１６ｉとして現われる。また符号ビツ
ト１３ｉが“１”の時は、遅延素子４０１が選択
されて、係数１６ｉとして現われる。以上詳細に
述べたように、係数発生回路１５ｉにおいて送出
パルスの極性に対応した２種類の係数の適応化の
方法をエコーキヤンセラーの収束の度合により切
換えることができるから、収束時間を徒らに長く
することなく、正負パルスの非線形性を解決でき
る。 なお、本発明の実施例では、伝送路符号として
AMI符号を仮定して説明したが、バイフエーズ
符号の様な２値符号に対しても、本発明は有効で
ある。この場合、例えば次のように実施例を変形
すれば実現できる。第１図においてアダプテイブ
デイジタルフイルタに入力される信号のうち２値
符号系列１２を省略する。これに伴い第２図にお
いて信号１２１が不要となるから、遅延素子１０
１，１０２，１０Ｎ−１を省略する。従つて、符
号付データ発生器１７１，１７２，…１７Ｎを省
略すると同時に、符号付データ１９ｉは、符号ビ
ツト１３ｉと同一のものを用いる。同様に第３図
において符号付データ１９ｉは、符号ビツト１３
ｉと同一のものを用いる。最後に、アダプテイブ
デジタルフイルタ６のサンプリング速度を採用さ
れた伝送路符号の信号帯域に応じて変化させるの
に対応し、第２図に示す点線で示した回路を必要
な数だけ用意すればよい。以上の変形操作を施す
ことにより本発明をバイフエーズ符号のような２
値符号に対しても適用できることは明らかであ
る。 第１図に示す本発明の一実施例において受信回
路１１の機能の一部である線路損失補償機能を、
低域通過フイルタ５と加算器８の間に挿入するこ
とも可能である。またＡ／Ｄインバータ１０のビ
ツト数を１ビツトにすることも、もちろん可能で
ある。さらに、サンプルホールド回路９を受信回
路１１の直前に配置することも可能である。また
サンプルホールド回路９を省略する代わりに、
Ｄ／Ａコンバータ７と減算器８の間に低域通過フ
イルタを挿入することもできる。さらにまた、ア
ダプテイブデイジタルフイルタ６をアダプテイブ
アナログフイルタに置換えることも可能である。
この場合、Ｄ／Ａコンバータ７、サンプルホール
ド回路９及びＡ／Ｄコンバータ１０は省略され
る。 （発明の効果） 以上詳細に述べたように、本発明によれば、ア
ダプテイブフイルタの各タツプ係数として、送出
パルスの極性に対応する２種類の係数を用意し、
エコーキヤンセラーの収束の度合に応じて、２種
類の係数の収束方法を変化させることにより、収
束時間を徒らに長くすることなく、正負パルスの
非対称性によるエコー抑圧度の劣化を防ぐことが
できる。従つて、正負パルスの発生に複雑な回路
を必要としないから回路規模が小さくかつ回路調
整の不要なエコーキヤンセラの方法及び装置を提
供できる。[Table] On the other hand, multipliers 141, 142,...14N-1,
All of the outputs of 14N are supplied to an adder 170 to become an echo replica 15' and supplied to the switch.
Further, the error signal 14' is transmitted to the coefficient generation circuit 151,
152,...15N-1, 15N. Furthermore, the judgment output 22 corresponds to the signal with the same number in FIG.
1,152,...,15N-1,15N. Coefficient generation circuit 15i (where i=1, 2,
. . , N), the coefficients are successively corrected based on the values of the four types of signals supplied, ie, the signed data 19i, the sign bit 13i, the error signal 14', and the judgment output 22. Each coefficient 16i obtained by the coefficient generation circuit 15i is converted into signed data 19 by a multiplier 14i.
After being multiplied by i, the signal is supplied to an adder 170. The operation of the block designated by the reference numeral 100'' is exactly similar to the block designated by the reference numeral 100', but
It should be noted that these phases are shifted by T/2 seconds. Next, the coefficient generation circuit 15i will be explained in detail. FIG. 3 is a block diagram showing an example of the configuration of the coefficient generating circuit 15i of FIG. 2. In the figure, the part surrounded by the dotted line is the coefficient generation circuit 15i in FIG.
Furthermore, its input/output signals, such as error signal 14', signed data 19i, sign bit 13i, judgment output 22, and coefficient 16i, respectively correspond to the signals indicated by the same reference numerals in FIG. are doing. In Figure 3, error signal 1
4' and the signed data 19i are multiplied by a multiplier 200, and the multiplication output is supplied as one input of an AND gate 600 and at the same time as one input of an AND gate 601. On the other hand, the sign bit 13i is a signal indicating the polarity of the signed data 19i input at the same time, and it is assumed that when the sign bit is "0" it corresponds to positive and when it is "1" it corresponds to negative. ing. sign bit 13
i is input as a selection signal to the selection circuit 300, and at the same time, it is input to the NAND gate 700 and the inverter 8.
00. The output of the inverter 800 is
It is supplied as one input of the NAND gate 701. On the other hand, the determination output 22 is supplied as an input to one of the NAND gates 700 and 701. Furthermore, the outputs of NAND gates 700 and 701 are output from AND gates 600 and 601, respectively.
is supplied as one input. Here, a delay element 400 and an adder 500 providing a delay of T seconds
A closed loop circuit consisting of an adder 500 is a circuit for generating a coefficient corresponding to a positive pulse.
Successive corrections are made by the AND gate 600 output provided to . On the other hand, a closed loop circuit consisting of a delay element 401 that provides a delay of T seconds and an adder 501 is a circuit for generating a coefficient corresponding to a negative pulse, and the output of an AND gate 601 is supplied to the adder 501. Corrections are made one after another. Next, the role of the determination output 22 shown in FIG. 3 will be explained in detail with reference to FIG. 1. In FIG. 1, considering the absolute value of the output of the correlator 20, the value during the convergence process of the adaptive digital filter is larger than the value at the time of convergence. This is because during the convergence process, code bits 18 and 19 input to the correlator have a strong correlation, but at the time of convergence, the degree of correlation between the two becomes extremely small. Therefore, if the determination circuit 21 is configured to output "1" when the absolute value of the output of the correlator 20 is smaller than a certain predetermined value, and "0" when the absolute value is larger than a certain value, the determination can be made. Output 22
When the value is "1", it means that the echo canceller has converged, and when the value is "0", it means that the echo canceller is in the process of convergence. Now, in FIG. 3, when the judgment output 22 is "0", that is, when the echo canceller is in the convergence process, the NAND gates 700 and 70
Since both outputs of 1 become "1", the output values of multiplier 200 are directly supplied to adders 500 and 501 via AND gates 600 and 601, respectively. Therefore, if the initial values of delay elements 400 and 401 are both set to the same value, the output values of delay elements 400 and 401 will always be the same value as long as the judgment output 22 is held at "0". Become. At this time, since both signal inputs to the selection circuit 300 have the same value, the value of the coefficient 16i is unrelated to the value "0" or "1" of the sign bit input as the selection signal. Therefore, when the echo canceller is in the convergence process, convergence is performed without distinction between positive and negative pulses. On the other hand, as the echo canceller converges, the determination output 22 changes from "0" to "1".
At this time, AND gate 600 and NAND gate 7
In the logic circuit consisting of 00, the output of the AND gate 600 has meaning only when the sign bit 13i is "0", that is, a positive pulse.
In the closed loop circuit consisting of delay element 400 and adder 500, optimization is performed only for positive pulses. On the other hand, when the judgment circuit 22 is "1", in the logic circuit consisting of the AND gate 601 and the NAND gate 701, the output of the AND gate 601 has meaning only when the sign bit 13i is "1", that is, a negative pulse. , as mentioned above, the delay element 4
In the closed loop circuit consisting of 01 and adder 500, optimization is performed only for negative pulses. The selection circuit 300 selects sign bit 1 according to the value of sign bit 13i input as a selection signal.
When 3i is "0", the output of delay element 400 is selected and appears as coefficient 16i. When sign bit 13i is "1", delay element 401 is selected and appears as coefficient 16i. As described in detail above, in the coefficient generation circuit 15i, the method of adapting two types of coefficients corresponding to the polarity of the transmitted pulse can be switched depending on the degree of convergence of the echo canceller, so that the convergence time is not wasted. Nonlinearity of positive and negative pulses can be resolved without increasing the length. In addition, in the embodiment of the present invention, the transmission line code is
Although the description has been made assuming an AMI code, the present invention is also effective for binary codes such as biphasic codes. This case can be realized by modifying the embodiment as follows, for example. In FIG. 1, the binary code sequence 12 of the signals input to the adaptive digital filter is omitted. Accordingly, since the signal 121 in FIG. 2 becomes unnecessary, the delay element 10
1, 102, 10N-1 are omitted. Therefore, the signed data generators 171, 172, . . . 17N are omitted, and the same signed data 19i as the sign bit 13i is used. Similarly, in FIG. 3, signed data 19i has sign bit 13.
Use the same one as i. Finally, in order to change the sampling rate of the adaptive digital filter 6 according to the signal band of the adopted transmission line code, it is necessary to prepare as many circuits as shown by the dotted lines in Fig. 2. good. By carrying out the above-described transformation operations, the present invention can be converted into a two-phase code like a biphase code.
It is clear that it can also be applied to value codes. In one embodiment of the present invention shown in FIG. 1, the line loss compensation function, which is part of the function of the receiving circuit 11, is
It is also possible to insert it between the low-pass filter 5 and the adder 8. Of course, it is also possible to reduce the number of bits of the A/D inverter 10 to 1 bit. Furthermore, it is also possible to arrange the sample and hold circuit 9 immediately before the receiving circuit 11. Also, instead of omitting the sample and hold circuit 9,
A low-pass filter can also be inserted between the D/A converter 7 and the subtracter 8. Furthermore, it is also possible to replace the adaptive digital filter 6 with an adaptive analog filter.
In this case, the D/A converter 7, sample hold circuit 9, and A/D converter 10 are omitted. (Effects of the Invention) As described above in detail, according to the present invention, two types of coefficients corresponding to the polarity of the sending pulse are prepared as each tap coefficient of the adaptive filter,
By changing the convergence method of the two types of coefficients according to the degree of convergence of the echo canceller, it is possible to prevent deterioration of the degree of echo suppression due to asymmetry of positive and negative pulses without unnecessarily lengthening the convergence time. can. Therefore, since a complicated circuit is not required to generate positive and negative pulses, it is possible to provide an echo canceller method and device that has a small circuit scale and does not require circuit adjustment.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例を示すブロツク図
である。同図において、参照数字１及び２はそれ
ぞれ入力端子及び出力端子、参照数字３は符号変
換回路、参照数字４はハイブリツトトランス、参
照数字５は低域通過フイルタ、参照数字６はアダ
プテイブデイジタルフイルタ、参照数字７はＤ／
Ａコンバータ、参照数字８は減算器、参照数字９
はサンプルホールド回路、参照数字１０はＡ／Ｄ
コンバータ、参照数字１１は受信回路、参照数字
１２は２値符号系列、参照数字１３は符号ビツ
ト、参照数字１４は誤差信号、参照数字１５は擬
似エコー、参照数字１６は２線伝送路、参照数字
１７は乗算器、参照数字１８及び１９は共に符号
ビツト参照数字２０は相関器、参照数字２１は判
定回路参照数字２２は判定出力をそれぞれ示す。 第２図は、第１図のアダプテイブデイジタルフ
イルタ６の一構成例を示す詳細ブロツク図であり
参照数字１０ｊ及び１１ｊ（但しｊ＝１、２、…、
Ｎ−１脱は遅延素子、参照数字１４ｉ（（但しｊ＝
１、２、…、Ｎ）は乗算器、参照数字１５ｉは係
数発生回路、参照数字１７０は加算器、参照数字
１８ｉは符号付データ発生回路をそれぞれ示す。 第３図は、第２図における係数発生回路１５ｉ
の詳細ブロツクを示したものであり、参照数字２
００は乗算器、参照数字３００は選択回路、参照
数字４００及び４０１は遅延素子、参照数字５０
０及び５０１は加算器、参照数字６００及び６０
１はアンドゲート、参照数字７００及び７０１は
ナンドゲート、参照数字８００はインバータをそ
れぞれ示す。 FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, reference numerals 1 and 2 are input terminals and output terminals, respectively, reference numeral 3 is a code conversion circuit, reference numeral 4 is a hybrid transformer, reference numeral 5 is a low-pass filter, and reference numeral 6 is an adaptive digital. Filter, reference number 7 is D/
A converter, reference number 8 is subtractor, reference number 9
is sample hold circuit, reference number 10 is A/D
converter, reference numeral 11 is a receiving circuit, reference numeral 12 is a binary code series, reference numeral 13 is a code bit, reference numeral 14 is an error signal, reference numeral 15 is a pseudo echo, reference numeral 16 is a two-wire transmission line, reference numeral 17 is a multiplier, reference numerals 18 and 19 are both sign bits, reference numeral 20 is a correlator, reference numeral 21 is a judgment circuit, and numeral 22 is a judgment output. FIG. 2 is a detailed block diagram showing an example of the configuration of the adaptive digital filter 6 shown in FIG.
N-1 is a delay element, reference number 14i ((where j=
1, 2, . . . , N) are multipliers, reference numeral 15i is a coefficient generation circuit, reference numeral 170 is an adder, and reference numeral 18i is a signed data generation circuit. FIG. 3 shows the coefficient generation circuit 15i in FIG.
This shows the detailed block of , with reference number 2.
00 is a multiplier, reference numeral 300 is a selection circuit, reference numerals 400 and 401 are delay elements, reference numeral 50
0 and 501 are adders, reference numbers 600 and 60
1 indicates an AND gate, reference numbers 700 and 701 indicate a NAND gate, and reference number 800 indicates an inverter.

Claims (1)

【特許請求の範囲】 １ ２線／４線変換回路の４線側にて送信回路か
ら受信回路へ漏れ込むエコーを、複数タツプのア
ダプテイブ・フイルタにより発生される疑似エコ
ーを用いて抑圧するエコー除去の方法であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える複数個の第１のタツプ出力と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える複数個の
第２のタツプ出力とを受け、複数個のタツプ係数
を発生すると共に、各々の該タツプ係数とこれに
対応する前記複数個の第１のタツプ出力との積を
総和して前記疑似エコーを求める際に、 前記タツプ係数の発生において、前記第２のタ
ツプ出力を受け前記極性信号に対応した第１のタ
ツプ係数と第２のタツプ係数を保持し、前記第２
のタツプ出力を受け前記第１あるいは第２のタツ
プ係数のいずれか一方を選択して前記タツプ係数
を発生し、 前記疑似エコーと受信信号との差信号を求め、
該差信号の極性と前記疑似エコーの極性との相関
値に基づき、 該相関値が予め定められた値より小さい場合に
は、前記差信号と前記第１のタツプ出力との相関
をとり前記保持された第１及び第２のタツプ係数
を前記極性信号に対応させてそれぞれ個別に適応
化すると共に、前記相関値が予め定められた値以
上の場合には、前記保持された第１及び第２のタ
ツプ係数を前記極性信号にかかわらず区別するこ
となく適応化を行なうことを特徴とするエコー除
去方法。 ２ ２線／４線変換回路の４線側にて送信回路か
ら受信回路へ漏れ込むエコーを、複数タツプのア
ダプテイブ・フイルタにより発生される疑似エコ
ーを用いて抑圧するエコー除去装置であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える第１のタツプ付き遅延回路と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える第２のタ
ツプ付き遅延回路と、前記第１及び第２のタツプ
付き遅延回路の各々の同一タツプ位置の出力を受
ける複数個のタツプ係数発生回路と、該タツプ係
数発生回路の出力と前記第１のタツプ付き遅延回
路のタツプ出力との積を得るための複数個の積回
路と、該複数個の積回路の出力を加算して前記疑
似エコーを得るための加算器と、前記疑似エコー
と受信信号との差信号を得るための減算器と、該
差信号の極性と前記疑似エコーの極性との相関値
を得るための相関器と、該相関器の出力を受け予
め定められた値との大小を比較しその結果を前記
複数個のタツプ係数発生回路に供給するための判
定回路を備え、 前記タツプ係数発生回路において、前記第２の
タツプ付き遅延回路のタツプ出力を受け前記極性
信号に対応した第１のタツプ係数と第２のタツプ
係数を保持する手段と、前記第２のタツプ付き遅
延回路のタツプ出力を受け前記第１あるいは第２
のタツプ係数のいずれか一方を選択して前記タツ
プ係数発生回路の出力とする手段と、前記判定回
路が前記相関器の出力を予め定められた値より小
さいと判定した場合には、前記差信号と前記第１
のタツプ付き遅延回路との相関をとり前記保持す
る手段より得られた第１及び第２のタツプ係数を
前記極性信号に対応させてそれぞれ個別に適応化
する手段を有すると共に、前記判定回路が前記相
関器の出力を予め定められた値以上であると判定
した場合には、前記保持された第１及び第２のタ
ツプ係数を前記極性信号にかかわらず区別するこ
となく適応化を行なうことを特徴とするエコー除
去装置。[Claims] 1. Echo cancellation that suppresses echoes leaking from the transmitting circuit to the receiving circuit on the 4-wire side of the 2-wire/4-wire conversion circuit by using pseudo echoes generated by an adaptive filter with multiple taps. a plurality of first tap outputs that receive transmission data and provide a plurality of delays of the transmission data period units; and a polarity of an output pulse generated by the transmission circuit based on the transmission data. It receives a polarity signal and receives a plurality of second tap outputs that provide a plurality of delays in units of the transmission data period, generates a plurality of tap coefficients, and generates a plurality of tap coefficients corresponding to each of the tap coefficients. When obtaining the pseudo echo by summing the products of the tap output and the first tap output, in generating the tap coefficient, the first tap coefficient corresponding to the polarity signal received from the second tap output and the second tap coefficient are and hold the tap coefficient of the second tap coefficient.
receiving the tap output, selecting either the first or second tap coefficient to generate the tap coefficient, and determining a difference signal between the pseudo echo and the received signal;
Based on a correlation value between the polarity of the difference signal and the polarity of the pseudo echo, if the correlation value is smaller than a predetermined value, the difference signal and the first tap output are correlated and the hold is performed. The held first and second tap coefficients are individually adapted to correspond to the polarity signal, and when the correlation value is greater than or equal to a predetermined value, the held first and second tap coefficients are An echo cancellation method characterized in that the tap coefficient of the echo signal is adapted without being differentiated regardless of the polarity of the signal. 2. An echo cancellation device that suppresses echoes leaking from the transmitting circuit to the receiving circuit on the 4-wire side of a 2-wire/4-wire conversion circuit by using pseudo echoes generated by a multi-tap adaptive filter, the transmitter a first tapped delay circuit that receives data and provides a plurality of delays in units of the transmission data period; and a first tapped delay circuit that receives data and provides a plurality of delays in units of the transmission data period; a second tapped delay circuit that provides a plurality of unit delays; a plurality of tap coefficient generation circuits that receive outputs from the same tap position of each of the first and second tapped delay circuits; a plurality of product circuits for obtaining the product of the output of the circuit and the tap output of the first tapped delay circuit; and an adder for adding the outputs of the plurality of product circuits to obtain the pseudo echo. a subtracter for obtaining a difference signal between the pseudo echo and the received signal; a correlator for obtaining a correlation value between the polarity of the difference signal and the polarity of the pseudo echo; and a correlator for receiving the output of the correlator. a determination circuit for comparing the magnitude with a predetermined value and supplying the result to the plurality of tap coefficient generation circuits, in the tap coefficient generation circuit, the tap output of the second delay circuit with taps; means for receiving and holding a first tap coefficient and a second tap coefficient corresponding to the polarity signal; and means for receiving the tap output of the second tap delay circuit and
means for selecting one of the tap coefficients and outputting it as the output of the tap coefficient generating circuit; and means for selecting one of the tap coefficients as the output of the tap coefficient generating circuit; and the first
and means for individually adapting the first and second tap coefficients obtained by the holding means to correspond to the polarity signal; If it is determined that the output of the correlator is equal to or greater than a predetermined value, the first and second tap coefficients held are adapted without being differentiated regardless of the polarity signal. Echo cancellation device.