JPH0473650B2 - - Google Patents
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- JPH0473650B2 JPH0473650B2 JP23673683A JP23673683A JPH0473650B2 JP H0473650 B2 JPH0473650 B2 JP H0473650B2 JP 23673683 A JP23673683 A JP 23673683A JP 23673683 A JP23673683 A JP 23673683A JP H0473650 B2 JPH0473650 B2 JP H0473650B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
-
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- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
- H04B3/238—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers using initial training sequence
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
(産業上の利用分野)
本発明は、2線双方向データ伝送を実現するた
めの、正負送出パルスの非対称成分除去可能なエ
コー除去方法及び装置に関する。
(従来技術とその問題点)
ペア線を用いて2線双方向データ伝送を実現す
るための公知の技術としてエコーキヤンセラが知
られている。エコーキヤンセラは適応型デイジタ
ルフイルタを用いて、エコーのインパルス応答の
長さ分の送出データ系列に対応した擬似エコー
(エコーレプリカ)を生成することにより、エコ
ーを抑圧するように動作する。この時、適応型デ
イジタルフイルタの各タツプ係数は、エコーから
エコーレプリカを差引いた誤差信号と送出データ
との相関をとることにより遂次修正される。今、
ベースバンドデータ伝送を対象とすると、伝送路
符号としては一般に、AMI(Altenate Mark
Inversion)符号やバイフエーズ符号等のように
直流バランスの良いものが用いられる。例えば
AMI符号では、ユニポーラ/バイポーラ変換に
おいて、バイナリの値が“0”の時には0レベル
を出力し、“1”の時には+Vレベルと−Vレベ
ル(但しV>0)のパルスを交互に出力するよう
に割当てられている。+Vレベルの正パルスと−
Vレベルの負パルスのパルス波形は理想的には対
称となるべきであるが、現実にはわずかに対称正
がくずれている。この時、正負パルス波形の対称
性を前提条件としている従来の適応型デイジタル
フイルタを用いたエコーキヤンセラでは、この正
負パルスの非対称成分の存在が残留エコーレベル
増大の要因となり、所望のエコー抑圧度を得るこ
とが不可能となる。即ち、アダプテイブ・デイジ
タルフイルタの第nタツプ目の係数の収束に注目
すると、これに対応する時点のエコーのインパル
ス応答の大きさを正パルスに対し+V′、負パル
スに対し、−(V′+β)と仮定すれば(ただしβ
≠)、第nタツプ目の係数は{V′+(V′+β)}/
2=V′+β/2に収束することになる。従つて、
第nタツプ目の係数はβ/2の誤差を生じること
になる。この事実は、すべてのタツプ係数につい
て言えるから、送出パルスが正負非対称である
と、残留エコーレベルが増大し、所望のエコー抑
圧度を得ることが不可能となる。例えば局と加入
者の間に敷設されている電話用ペア線を利用して
ベースバンド・データ伝送を実現する際には、エ
コー抑圧度として50dB程度が要求される。50dB
のエコー抑圧度を得るためには、正負パルスの対
称性を、99.997%以上の精度で実現する必要があ
る。このような高精度の対称性をもつ正負パルス
の発生回路を実現するには、複雑な回路を必要と
し、回路の調整個所も多い。従つて回路規模が増
大すると共に、回路調整に多大な工数を必要とす
るから、コストが増大するという欠点をもつてい
た。
(発明の目的)
本発明の目的は、回路規模が小さくかつ回路調
整の不要なエコーキヤンセラの正負パルス非対称
成分除去の方法及び装置を提供することにある。
即ち、パルス発生回路に於いて、実現容易性を考
えて、発生する正負パルスの対称性の精度を99%
程度となることを許容する。このような条件の下
では、従来のエコーキヤンセラ装置ではエコーを
除去した後の残留エコーが大きく、所用のエコー
抑圧度を得ることができない。そこで、本発明で
は、正負パルスの非対称性を考慮に入れて疑似エ
コーを発生させることにより所望のエコー抑圧度
を得ることを目的としている。
(発明の構成)
本発明によれば2線/4線変換回路の4線側に
て送信回路から受信回路へ漏れ込むエコーを、複
数タツプのアダプテイブ・フイルタにより発生さ
れる疑似エコーを用いて抑圧するエコー除去の方
法であつて、
送信データを受け該送信データ周期単位の複数
の遅延を与える複数個の第1のタツプ出力と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える複数個の
第2のタツプ出力とを受け、複数個のタツプ係数
を発生すると共に、各々の該タツプ係数とこれに
対応する前記複数個の第1のタツプ出力との積を
総和して前記疑似エコーを求める際に、
前記タツプ係数の発生において、前記第2のタ
ツプ出力を受け前記極性信号のいずれか一方に対
応する第1のタツプ係数を保持し、前記第2のタ
ツプ出力を受け他方の前記極性信号に対応した補
正係数を保持し、前記第1のタツプ係数と前記補
正係数とを加算して第2のタツプ係数を得た後、
前記第2のタツプ出力を受け前記第1あるいは第
2のタツプ係数のいずれか一方を選択して前記タ
ツプ係数を発生し、
前記疑似エコーと受信信号との差信号を求め、
該差信号の極性と前記疑似エコーの極性との相関
値に基づき、
該相関値が予め定められた値よりも小さい場合
には、前記差信号と前記第1のタツプ出力との相
関をとり前記保持された第1のタツプ係数並びに
前記保持された補正係数を前記極性信号に対応さ
せてそれぞれ個別に適応化すると共に、前記相関
値が予め定められた値以上の場合には、前記保持
された補正係数の適応化を停止することを特徴と
するエコー除去方法が得られる。
また、本発明によれば2線/4線変換回路の4
線側にて送信回路から受信回路へ漏れ込むエコー
を、複数タツプのアダプテイブ・フイルタにより
発生される疑似エコーを用いて抑圧するエコー除
去装置であつて、
送信データを受け該送信データ周期単位の複数
の遅延を与える複数個の第1のタツプ付き遅延回
路と、前記送信回路にて前記送信データに基づき
発生された出力パルスの極性を表わす極性信号を
受け該送信データ周期単位の複数の遅延を与える
第2のタツプ付き遅延回路と、前記第1及び第2
のタツプ付き遅延回路の各々の同一タツプ位置の
出力を受ける複数個のタツプ係数発生回路と、該
タツプ係数発生回路の出力と前記第1のタツプ付
き遅延回路のタツプ出力との積を得るための複数
個の積回路と、該複数個の積回路の出力を加算し
て前記疑似エコーを得るための加算器と、前記疑
似エコーと受信信号との差信号を得るための減算
器と、該差信号の極性と前記疑似エコーの極性と
の相関値を得るための相関器と、該相関器の出力
を受け予め定められた値との大小を比較しその結
果を前記複数個のタツプ係数発生回路に供給する
ための判定回路を備え、
前記タツプ係数発生回路において、前記第2の
タツプ付き遅延回路のタツプ出力を受け前記極性
信号のいずれか一方に対応する第1のタツプ係数
を保持する手段と、前記第2のタツプ付き遅延回
路のタツプ出力を受け他方の前記極性信号に対応
した補正係数を保持する手段と、前記第1のタツ
プ係数と前記補正係数とを加算して第2のタツプ
係数を得る手段と、
前記第2のタツプ付き遅延回路のタツプ出力を
受け前記第1あるいは第2のタツプ係数のいずれ
か一方を選択して前記タツプ係数発生回路の出力
とする手段と、前記判定回路が前記相関器の出力
を予め定められた値より小さいと判定した場合に
は、前記差信号と前記第1のタツプ付き遅延回路
との相関をとり前記第1のタツプ係数を保持する
手段より得られた第1のタツプ係数並びに前記補
正係数を保持する手段より得られた補正係数を前
記極性信号に対応させてそれぞれ個別に適応化す
る手段を有すると共に、前記判定回路が前記相関
器の出力を予め定められた値以上であると判定し
た場合、前記補正係数を保持する手段より得られ
た補正係数の適応化を停止することを特徴とする
エコー除去装置が得られる。
(実施例)
次に図面を参照して本発明について詳細に説明
する。
第1図は、本発明の一実施例を示すブロツク図
である。今、第1図に示す回路は、2線伝送路1
6を介して対向で接続されているものとする。加
入者ケーブルを対象とすれば、一方は局側に、他
方は加入者側に設置されている。ここでは、説明
を簡単にするために、ベースバンドデータ伝送を
仮定し、第1図を加入者側回路として説明する。
また、第1図に示す本発明の一実施例では伝送路
符号としてAMI符号を対象として説明するが、
後述のように本発明は他の伝送路符号に対しても
適用可能である。
第1図において、入力端子1に供給される2値
符号系列12は、送信回路である符号変換回路3
及びアダプテイブ・デイジタルフイルタ(ADF)
6に入力される。符号変換回路3では、2値符号
をAMI符号に変換して出力する。即ち2値符号
“0”は、零レベルを出力し、2値符号“1”は
正のパルスと負のパルスを“1”の生起順に交互
に出力するような機能をもつ。この時、2値符号
“1”に対し、正のパルスが出力されたかあるい
は負のパルスが出力されたかの情報を2値で示し
た符号ビツト13は、アダプテイブデイジタルフ
イルタ6に供給される。ここで符号ビツトの値
“0”及び“1”はそれぞれ正パルス及び負パル
スに対応に対応しているものと仮定する。また正
及び負パルスのパルス幅は通常T/2が選ばれ
る。ここにTは2値符号系列12のデータレート
であり、単位は秒とする。符号変換回路3の出力
は、ハイブリツド・トランス(HYB)4を介し
て2線伝送路16に送出される。一方局側から送
出された信号は、2線伝送路16及びハイブリツ
ド・トランス4を介して低減通過フイルタ
(LPF)5に入力される。ここでハイブリツド・
トランス4において回路不全あるいはインピーダ
ンスの不整合等の原因により符号変換回路3の出
力信号がエコーとなつて、ハイブリツド・トラン
ス4の出力に現われる。即ち、低減通過フイルタ
5の入力信号としては受信信号とエコーが混在し
た混在信号となつている。低減通過フイルタ5
は、所要帯域以外の高域に存在する雑音を除去す
る役目を果す。アダプテイブ・デイジタルフイル
タ6、D/Aコンバータ(DAC)7、減算器8、
サンプルホールド回路(SH)9、A/Dコンバ
ータ(ADC)10、及び定数2αを掛けるための
乗算器17から成る閉ループ回路は、適応的にエ
コーレプリカ15を生成することにより、低減通
過フイルタ5の出力である混在信号に含まれてい
るエコー成分を抑圧するように動作する。ここ
で、アダプテイブ・デイジタルフイルタ6は、
A/Dコンバータ10の出力に定数2αの重みづ
けを施した誤差信号14のレベルを小さくするよ
うに適応動作を行なう。一方、アダプテイブ・デ
イジタルフイルタ6の出力信号であるエコーレプ
リカ15の符号ビツト18と、A/Dコンバータ
10の出力の符号ビツト19は共に相関器20に
供給され、両方の入力信号の相関が計算される。
相関器20の出力は、判定回路21を介し、判定
出力22となり、アダプテイブ・デイジタルフイ
ルタ6に供給される。
判定回路22では、入力として供給される符号
の絶対値がある定めらた値よりも小さい場合には
“1”を、大きい場合には“0”を出力するよう
な機能を果す。従つて判定出力22は、2値の値
である。アダプテイブ・デイジタルフイルタ6に
おける判定出力22の役割については後で詳細に
説明する。第1図ではAMI符号を仮定しており、
その信号帯域はほぼ1/THzとみなせるから、ア
ダプテイブ・デイジタルフイルタ6のサンプリン
グ周波数は2/THzとすればよい。これに伴い、
D/Aコンバータ7、サンプルホールド回路9及
びA/Dコンバータ10のサンプリング周波数も
2/THzとする必要がある。アダプテイブ・デイ
ジタルフイルタ6が収束状態にある時、サンプル
ホールド回路9の出力では、エコー信号は、受信
信号に比べて十分抑圧されており、受信回路11
に供給される。受信回路11では、線路損失の補
償を行なつた後、識別回路に入力され、AMI符
号は2値符号に変換されて出力端子2に現われ
る。次にアダプテイブ・デイジタルフイルタ6に
ついて詳細に説明する。
第2図は、第1図のアダプテイブ・デイジタル
フイルタ6の一構成例を示したブロツク図であ
る。同図において、参照数字100′で示す点線
で囲まれた部分と参照数字100″で示す点線で
囲まれた部分とは全く同一の機能ブロツクを持つ
ているものとする。参照数字14,15及び22
は、第1図の同一の参照数字で示す信号に対応し
ており、それぞれ誤差信号、エコーレプリカ及び
判定出力を示す。ここで誤差信号14及びエコー
レプリカ15のサンプリング周波数は共に2/T
Hzである。従つて第2図に示すスイツチにより誤
差信号14は、サンプリング周波数が1/THzの
2つの誤差信号14′及び14″に分解される。こ
れに対し、サンプリング周波数1/THzの2個の
エコーレプリカ15′及び15″はスイツチにより
インタリーブされてサンプリング周波数2/THz
のエコーレプリカ15となる。第2図の例では、
N(正の整数)タツプのトランスバーサルフイル
タを示している。ここでNは、エコーのインパル
ス応答長により定まる。整数値である。参照数字
100′と100″は同等の機能を有しているの
で、ここでは参照数字100′の部分に注目して
その動作を説明する。フイルタの各タツプ係数
は、係数発生回路151,152,…,15N−
115Nにて生成される。第2図に示す2値符号
系列121及び符号ビツト131はそれぞれ第1
図の参照数字12及び13に対応しており、それ
ぞれT秒の遅延を与える遅延素子101及び11
1に供給される。T秒の遅延を与える遅延素子1
01,103,…,10N−1は、この順に直列
に接続されており、入力及び各タツプ出力である
N個の2値符号系列12i(i=1、2、…、N)
は、符号付データ発生回路18iに供給される。
同様に、T秒の遅延を与える遅延素子111,1
12,…,11N−1もこの順に直列接続されて
おり、入力及び各タツプ出力であるN個の符号ビ
ツト13i(i=1、2、…、N)はそれぞれ符
号付データ発生回路18i及び係数発生回路15
iに供給される。ここで符号付データ発生回路1
8iは、2値符号系列12i及び符号ビツト13
iより、符号付データ19iを発生するための回
路である。前に仮定したように、符号ビツト13
iの値“0”及び“1”はそれぞれ正及び負を示
しているから、符号付データ191は表1のよう
に表わされる。
(Industrial Application Field) The present invention relates to an echo removal method and apparatus capable of removing asymmetric components of positive and negative transmitted pulses for realizing two-wire bidirectional data transmission. (Prior art and its problems) An echo canceller is known as a well-known technology for realizing two-wire bidirectional data transmission using paired wires. The echo canceller operates to suppress echo by using an adaptive digital filter to generate a pseudo echo (echo replica) corresponding to a transmission data sequence corresponding to the length of the echo impulse response. At this time, each tap coefficient of the adaptive digital filter is successively corrected by correlating the error signal obtained by subtracting the echo replica from the echo with the transmitted data. now,
When targeting baseband data transmission, AMI (Altenate Mark) is generally used as the transmission path code.
A code with good DC balance, such as an inversion code or a biphase code, is used. for example
In the AMI code, in unipolar/bipolar conversion, when the binary value is "0", a 0 level is output, and when the binary value is "1", pulses of +V level and -V level (however, V > 0) are output alternately. is assigned to. +V level positive pulse and -
Ideally, the pulse waveform of the V level negative pulse should be symmetrical, but in reality, the positive symmetry is slightly distorted. At this time, in an echo canceller using a conventional adaptive digital filter, which assumes symmetry of the positive and negative pulse waveforms, the existence of the asymmetric component of the positive and negative pulses causes an increase in the residual echo level, and the desired degree of echo suppression can be achieved. becomes impossible to obtain. That is, if we pay attention to the convergence of the n-th tap coefficient of the adaptive digital filter, the magnitude of the impulse response of the echo at the corresponding time point is +V' for positive pulses and -(V'+β) for negative pulses. ) (where β
≠), the coefficient of the nth tap is {V′+(V′+β)}/
It will converge to 2=V'+β/2. Therefore,
The nth tap coefficient will cause an error of β/2. This fact holds true for all tap coefficients, so if the sent pulses are asymmetrical, the residual echo level will increase, making it impossible to obtain the desired degree of echo suppression. For example, when implementing baseband data transmission using a pair of telephone lines installed between a station and a subscriber, an echo suppression level of about 50 dB is required. 50dB
In order to obtain a degree of echo suppression of , it is necessary to achieve symmetry between positive and negative pulses with an accuracy of 99.997% or higher. In order to realize a circuit for generating positive and negative pulses with such highly accurate symmetry, a complex circuit is required, and there are many adjustment points in the circuit. Therefore, the circuit size increases and a large number of man-hours are required for circuit adjustment, resulting in an increase in cost. (Object of the Invention) An object of the present invention is to provide a method and apparatus for removing asymmetric components of positive and negative pulses of an echo canceller, which has a small circuit scale and does not require circuit adjustment.
In other words, in the pulse generation circuit, for ease of implementation, the accuracy of the symmetry of the generated positive and negative pulses is set to 99%.
It is allowed to occur to a certain extent. Under such conditions, the conventional echo canceller device produces a large residual echo after removing the echo, making it impossible to obtain the required degree of echo suppression. Therefore, an object of the present invention is to obtain a desired degree of echo suppression by generating a pseudo echo taking into account the asymmetry of positive and negative pulses. (Structure of the Invention) According to the present invention, echoes leaking from the transmitting circuit to the receiving circuit on the 4-wire side of the 2-wire/4-wire conversion circuit are suppressed using pseudo echoes generated by an adaptive filter with multiple taps. An echo cancellation method comprising: a plurality of first tap outputs that receive transmission data and provide a plurality of delays of the transmission data period units; and an output pulse generated by the transmission circuit based on the transmission data. A plurality of second tap outputs which receive a polarity signal representing the polarity and which provide a plurality of delays in units of the transmitted data period, generate a plurality of tap coefficients, and generate a plurality of tap coefficients corresponding to each of the tap coefficients. When obtaining the pseudo echo by summing the products with the plurality of first tap outputs, in generating the tap coefficient, A tap coefficient of 1 is held, a correction coefficient corresponding to the other polarity signal is held in response to the second tap output, and a second tap coefficient is obtained by adding the first tap coefficient and the correction coefficient. After getting
receiving the second tap output, selecting either the first or second tap coefficient to generate the tap coefficient, and determining a difference signal between the pseudo echo and the received signal;
Based on a correlation value between the polarity of the difference signal and the polarity of the pseudo echo, if the correlation value is smaller than a predetermined value, the correlation between the difference signal and the first tap output is calculated; The retained first tap coefficient and the retained correction coefficient are individually adapted in correspondence with the polarity signal, and when the correlation value is greater than or equal to a predetermined value, the retained first tap coefficient and the retained correction coefficient are individually adapted. An echo cancellation method is obtained, which is characterized in that the adaptation of the correction coefficients is stopped. Further, according to the present invention, the 4 wires of the 2-wire/4-wire conversion circuit
An echo canceling device that suppresses echoes leaking from a transmitting circuit to a receiving circuit on the line side using pseudo echoes generated by an adaptive filter with multiple taps, which receives transmitted data and suppresses echoes leaking from the transmitting circuit to the receiving circuit. a plurality of first tapped delay circuits that provide a delay of , and a polarity signal representing the polarity of an output pulse generated based on the transmission data in the transmission circuit, and provides a plurality of delays in units of the transmission data period. a second tapped delay circuit; and the first and second tapped delay circuits;
a plurality of tap coefficient generating circuits receiving outputs from the same tap position of each of the tapped delay circuits; a plurality of product circuits; an adder for adding outputs of the plurality of product circuits to obtain the pseudo echo; a subtracter for obtaining a difference signal between the pseudo echo and the received signal; A correlator for obtaining a correlation value between the polarity of the signal and the polarity of the pseudo echo; and the output of the correlator is compared with a predetermined value, and the result is transmitted to the plurality of tap coefficient generating circuits. means for receiving a tap output from the second tapped delay circuit in the tap coefficient generating circuit and holding a first tap coefficient corresponding to either one of the polarity signals; , means for receiving the tap output of the second tapped delay circuit and holding a correction coefficient corresponding to the other polarity signal; and adding the first tap coefficient and the correction coefficient to obtain a second tap coefficient. means for receiving the tap output of the second tapped delay circuit and selecting either the first or second tap coefficient as the output of the tap coefficient generating circuit; and the determining circuit. If it is determined that the output of the correlator is smaller than a predetermined value, the correlation between the difference signal and the first tapped delay circuit is obtained by the means for holding the first tapped coefficient. and means for individually adapting the obtained first tap coefficient and the correction coefficient obtained by the means for holding the correction coefficient, respectively, in correspondence with the polarity signal, and the determination circuit is configured to adjust the output of the correlator. There is obtained an echo canceling device characterized in that, when it is determined that the correction coefficient is equal to or greater than a predetermined value, adaptation of the correction coefficient obtained by the means for holding the correction coefficient is stopped. (Example) Next, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. Now, the circuit shown in Figure 1 consists of two-wire transmission line 1
It is assumed that the two terminals are connected to each other via the terminals 6 and 6. For subscriber cables, one is installed on the central office side and the other on the subscriber side. Here, in order to simplify the explanation, baseband data transmission will be assumed and FIG. 1 will be explained as a subscriber side circuit.
Furthermore, in the embodiment of the present invention shown in FIG. 1, an AMI code will be explained as a transmission line code, but
As will be described later, the present invention is also applicable to other transmission line codes. In FIG. 1, a binary code series 12 supplied to an input terminal 1 is transmitted to a code conversion circuit 3 which is a transmitting circuit.
and adaptive digital filter (ADF)
6 is input. The code conversion circuit 3 converts the binary code into an AMI code and outputs it. That is, the binary code "0" has a function of outputting a zero level, and the binary code "1" has a function of outputting positive pulses and negative pulses alternately in the order of occurrence of the "1". At this time, the code bit 13, which indicates in binary terms whether a positive pulse or a negative pulse was output with respect to the binary code "1", is supplied to the adaptive digital filter 6. It is assumed here that the values "0" and "1" of the sign bit correspond to positive pulses and negative pulses, respectively. Further, the pulse width of the positive and negative pulses is usually selected to be T/2. Here, T is the data rate of the binary code sequence 12, and the unit is seconds. The output of the code conversion circuit 3 is sent to a two-wire transmission line 16 via a hybrid transformer (HYB) 4. On the other hand, a signal sent from the station is input to a low pass filter (LPF) 5 via a two-wire transmission line 16 and a hybrid transformer 4. Here the hybrid
Due to circuit failure or impedance mismatch in the transformer 4, the output signal of the code conversion circuit 3 becomes an echo, which appears at the output of the hybrid transformer 4. That is, the input signal to the reduction pass filter 5 is a mixed signal containing a received signal and an echo. Reduction passing filter 5
serves to remove noise existing in high frequencies other than the required band. Adaptive digital filter 6, D/A converter (DAC) 7, subtracter 8,
A closed-loop circuit consisting of a sample-and-hold circuit (SH) 9, an analog-to-digital converter (ADC) 10, and a multiplier 17 for multiplying by a constant 2α adapts the reduced pass filter 5 by adaptively generating an echo replica 15. It operates to suppress echo components contained in the output mixed signal. Here, the adaptive digital filter 6 is
An adaptive operation is performed to reduce the level of the error signal 14 obtained by weighting the output of the A/D converter 10 by a constant 2α. On the other hand, the sign bit 18 of the echo replica 15, which is the output signal of the adaptive digital filter 6, and the sign bit 19 of the output of the A/D converter 10 are both supplied to the correlator 20, and the correlation between both input signals is calculated. Ru.
The output of the correlator 20 passes through a determination circuit 21, becomes a determination output 22, and is supplied to the adaptive digital filter 6. The determination circuit 22 functions to output "1" when the absolute value of the code supplied as input is smaller than a certain predetermined value, and output "0" when it is larger. Therefore, the determination output 22 is a binary value. The role of the determination output 22 in the adaptive digital filter 6 will be explained in detail later. Figure 1 assumes AMI code,
Since the signal band can be considered to be approximately 1/THz, the sampling frequency of the adaptive digital filter 6 may be 2/THz. Along with this,
The sampling frequency of the D/A converter 7, sample hold circuit 9, and A/D converter 10 must also be 2/THz. When the adaptive digital filter 6 is in a converged state, the echo signal at the output of the sample and hold circuit 9 is sufficiently suppressed compared to the received signal, and the receiving circuit 11
is supplied to In the receiving circuit 11, after compensating for line loss, the AMI code is input to the identification circuit, where the AMI code is converted into a binary code and appears at the output terminal 2. Next, the adaptive digital filter 6 will be explained in detail. FIG. 2 is a block diagram showing an example of the configuration of the adaptive digital filter 6 of FIG. 1. In the figure, it is assumed that the part surrounded by the dotted line indicated by the reference numeral 100' and the part surrounded by the dotted line indicated by the reference numeral 100'' have exactly the same functional blocks.Reference numerals 14, 15 and 22
correspond to the signals indicated by the same reference numerals in FIG. 1, and indicate the error signal, echo replica, and decision output, respectively. Here, the sampling frequency of the error signal 14 and the echo replica 15 are both 2/T.
It is Hz. Therefore, the switch shown in FIG. 2 decomposes the error signal 14 into two error signals 14' and 14'' with a sampling frequency of 1/THz. 15' and 15'' are interleaved by a switch and the sampling frequency is 2/THz.
This becomes echo replica 15. In the example in Figure 2,
A transversal filter with N (positive integer) taps is shown. Here, N is determined by the impulse response length of the echo. It is an integer value. Reference numbers 100' and 100'' have equivalent functions, so here we will focus on the part with reference number 100' and explain its operation.Each tap coefficient of the filter is generated by coefficient generation circuits 151, 152, ..., 15N-
Generated at 115N. The binary code series 121 and code bits 131 shown in FIG.
Delay elements 101 and 11 correspond to reference numerals 12 and 13 in the figure and provide a delay of T seconds, respectively.
1. Delay element 1 giving a delay of T seconds
01, 103, ..., 10N-1 are connected in series in this order, and N binary code sequences 12i (i = 1, 2, ..., N) are input and output from each tap.
is supplied to the signed data generation circuit 18i.
Similarly, delay element 111,1 giving a delay of T seconds
12,..., 11N-1 are also connected in series in this order, and the N sign bits 13i (i=1, 2,..., N), which are the input and output of each tap, are connected to the signed data generation circuit 18i and the coefficients, respectively. Generation circuit 15
i. Here, signed data generation circuit 1
8i is a binary code sequence 12i and code bit 13
This is a circuit for generating signed data 19i from i. As previously assumed, sign bit 13
Since the values "0" and "1" of i indicate positive and negative, respectively, the signed data 191 is expressed as shown in Table 1.
【表】
一方、乗算器141,142,…,14N−
1,14Nの出力はすべて加算器170に供給さ
れエコーレプリカ15′となりスイツチに供給さ
れる。また、誤差信号14′は、係数発生回路1
51,152,…,15N−1,15Nに供給さ
れている。さらに判定出力22は、第1図の同一
番号の信号に対応しており、同様に、係数発生回
路151,152,…,15N−1,15Nに供
給されている。係数発生回路15i(但しi=1、
2、…N)では、供給される4種の信号の値、即
ち符号付データ19i、符号ビツト13i、誤差
信号14′及び判定出力22基づき、係数が遂次
修正される。係数発生回路15iにて得られた各
係数16iは乗算器14iにより符号付データ1
9iと乗算された後加算器170に供給される。
参照数字100″で示すブロツクの動作は、参照
数字100′で示すブロツクと全く同様であるが、
これらの位相はT/2秒だけずれていることに注
意する必要がある。次に係数発生回路15iにつ
いて詳細に説明する。
第3図は、第2図の係数発生回路15iの一構
成例を示したブロツク図である。同図において点
線で囲まれた部分が第2図の係数発生回路15i
に対応しており、さらにその入出力信号である誤
差信号14′、符号付データ19i、符号ビツト
13i、判定出力22及び係数16iは、それぞ
れ第2図における同一番号の参照数字で示す信号
に対応している。第3図において、誤差信号1
4′と符号付データ19iは乗算器200により
乗算され、その乗算出力はアンド・ゲート600
の一方の入力として供給されると同時にアンド・
ゲート601の一方の入力としても供給される。
一方、符号ビツト13iは同時に入力される符号
付データ19iの極性を示す信号であり、符号ビ
ツトが“0”の時は正、“1”の時は負に対応し
ているものと仮定している。符号ビツト13iは
選択回路300の選択信号として入力されると同
時にナンド・ゲート700及びアンド・ゲート8
00に供給される。またアンド・ゲート800の
出力はアンド・ゲート601の一方の入力として
供給されている。一方、判定出力22は、ナン
ド・ゲート700及びアンドゲート800の一方
の入力として供給されている。さらにナンド・ゲ
ート700の出力は、それぞれアンド・ゲート6
00の一方の入力として供給されている。ここで
T秒の遅延を与える遅延素子400及び加算器5
00から成る閉ループ回路は、正のパルスに対応
した係数を発生するための回路であり、加算器5
00に供給されるアンドゲート600の出力によ
り遂次修正が行なわれる。これに対し、T秒の遅
延を与える遅延素子401及び加算器501から
成る閉ループ回路は、負のパルスに対応した修正
係数を発生するための回路であり、加算器501
に供給されるアンド・ゲート601の出力により
遂次修正が行なわれる。さらに、遅延素子400
の出力は加算器900に供給される。加算器90
0には遅延素子401の出力も供給されており、
遅延素子400の出力値との和が計算される、こ
の和は、負のパルスに対応した係数を示しており
選択回路300の一方の入力として供給される。
本発明の実施例によれば、遅延素子400の出力
は送信の正パルスに対応したタツプ係数であり、
加算器900の出力は送信の負パルスに対応した
タツプ係数となる。ここで、負パルスに対応した
タツプ係数は、正パルスに対応したタツプ係数の
値を補正することにより求めていることに本発明
の特徴がある。
次に第3図に示す判定出力22の役割について
第1図を参照して詳細に説明する。第1図におい
て相関器20の出力の絶対値について考えると、
アダプテイブ・デイジタルフイルタの収束過程に
おける値の方が、収束時における値よりも大き
い。なぜなら、収束過程では相関器に入力される
符号ビツト18と符号ビツト19とは強い相関を
もつが、収束時には両者の相関の度合は非常に小
さくなるからである。従つて、相関器20の出力
の絶対値が、予め定められた値よりも小さい場合
には“1”を、大きい場合には“0”を出力する
ように、判定回路21を構成すれば、判定出力2
2は、その値が“1”の場合には、エコーキヤン
セラが収束していることを意味し、“0”の場合
にはエコーキヤンセラが収束過程にあることを意
味することになる。今、第3図において判定出力
22が“0”の場合、即ちエコーキヤンセラが収
束過程にある時、ナンド・ゲート700の出力は
“1”となるから乗算器200の出力は、アン
ド・ゲート600を介して加算器500に直接供
給される。従つて、遅延素子400及び加算器5
00から成る閉回路ループでは、符号ビツト13
iの値に関係なく適応化が行なわれる。これに対
し、アンド・ゲート601の出力は“0”であ
り、従つて加算器501の入力の一方は“0”と
なるから、遅延素子401及び加算器501から
成る閉ループ回路では、適応化が停止状態にな
る。例えば遅延素子401の初期値を零とすれ
ば、選択回路300の一方の入力として供給され
る加算器900の出力値は、選択回路300の他
方の入力として供給される遅延素子400の出力
値と同一の値となる。従つて、係数16iの値
は、選択信号として入力される符号ビツト13i
の値“0”又は“1”に無関係となる。従つてエ
コーキヤンセラが収束時にある時には、正負パル
スの区別なく収束が行なわれる。次に、エコーキ
ヤンセラの収束が進むと判定出力22が“0”か
ら“1”に変化する。この時、アンド・ゲート6
00及びナンド・ゲート700から成る論理回路
では、符号ビツト13iが“0”即ち正のパルス
に対してのみアンド・ゲート600の出力が意味
を持つから、前述のように遅延素子400及び加
算器500から成る閉ループ回路では正のパルス
に対してのみ適応化が行なわれる。また、判定出
力22が“1”の時、アンド・ゲート601及び
800から成る論理回路では、符号ビツト13i
が“1”即ち負のパルスに対してのみアンド・ゲ
ート601の出力が意味をもつから、前述のよう
に遅延素子401及び加算器501から成る閉ル
ープ回路では負のパルスに対してのみ適応化が行
なわれる。選択回路300では、選択信号として
入力される符号ビツト13iの値に応じて、符号
ビツト13iが“0”の時は遅延素子400の出
力が選択されて係数16iとして現われる。また
符号ビツト13iが“1”の時は、加算器900
の出力が選択されて係数16iとして現われる。
なお、遅延素子401及び加算器501から成る
閉ループ回路は、正負送出パルスの非対称成分を
補正する値を生成する役目を果たしており、負パ
ルスに対応したタツプ係数は、正パルスに対応し
たタツプ係数にこの補正値を加えることにより得
る。
以上詳細に述べたように、係数発生回路15i
において、送出パルスの一方の極性に対応した第
1の係数と、他方の極性に対応した補正係数をも
ち、各々の適応化の方法をエコーキヤンセラの収
束の程度により切換えることができるから、収束
時間を徒に長くすることなく、正負パルスの非対
称性に起因するエコー抑圧度の劣化を解決でき
る。
なお、本発明の実施例では、伝送路符号として
AMI符号を仮定して説明したが、バイ・フエー
ズ符号の様な2値符号に対しても、本発明は有効
である。この場合、例えば次のように実施例を変
形すれば実現できる。第1図においてアダプテイ
ブ・デイジタルフイルタに入力される信号のうち
2値符号系列12を省略する。これに伴い第2図
において信号121が不要となるから、遅延素子
101,102,…,10N−1を省略する。従
つて、符号付データ発生器171,172,…,
17Nを省略すると同時に、符号付データ19i
は、符号ビツト13iと同一のものを用いる。同
様に第3図において符号付データ19iは、符号
ビツト13iと同一のものを用いる。最後に、ア
ダプテイブ・デイジタルフイルタ6のサンプリン
グ速度を採用された伝送略符号の信号帯域に応じ
て変化させるのに対応し、第2図に示す点線で示
した回路を必要な数だけ用意すればよい。以上の
変形操作を施すことにより、本発明をバイ・フエ
ーズ符号のような2値符号に対しても適用できる
ことは明らかである。
第1図に示す本発明の一実施例において受信回
路11の機能の一部である線路損失補償機能を、
低減通過フイルタ5と加算器8の間に挿入するこ
とも可能である。またA/Dコンバータ10のビ
ツト数を1ビツトにすることも、もちろん可能で
ある。さらに、サンプルホールド回路9を受信回
路11の直前に配置することも可能である。また
サンプルホールド回路9を省略する代わりに、
D/Aコンバータ7と減算器8の間に低減通過フ
イルタを挿入することもできる。さらにまた、ア
ダプテイブ・デイジタルフイルタ6をアダプテイ
ブ・アナログフイルタに置換えることも可能であ
る。この場合、D/Aコンバータ7、サンプルホ
ールド回路9及びA/Dコンバータ10は省略さ
れる。
(発明の効果)
以上詳細に述べたように、本発明によれば、ア
ダプテイブ・フイルタの各タツプ係数として、送
出パルスの一方の極性に対応した第1の係数と、
他方の極性に対応した補正係数を用意し、各々の
適応化の方法をエコーキヤンセラの収束の度合に
応じて切換えることにより、収束時間を徒に長く
することなく、正負パルスの非対称性に起因する
エコー抑圧度の劣化を防ぐことができる。従つ
て、正負パルスの発生に複雑な回路を必要としな
いから回路規模が小さくかつ回路調整の不要なエ
コーキヤンセラを提供することができる。[Table] On the other hand, multipliers 141, 142,..., 14N-
All of the outputs of 1 and 14N are supplied to an adder 170 to become an echo replica 15' and supplied to the switch. Further, the error signal 14' is transmitted to the coefficient generation circuit 1
51, 152, . . . , 15N-1, 15N. Furthermore, the determination output 22 corresponds to the signals with the same numbers in FIG. 1, and is similarly supplied to the coefficient generation circuits 151, 152, . . . , 15N-1, 15N. Coefficient generation circuit 15i (however, i=1,
2, . . . N), the coefficients are successively modified based on the values of the four types of signals supplied, namely, the signed data 19i, the sign bit 13i, the error signal 14', and the judgment output 22. Each coefficient 16i obtained by the coefficient generation circuit 15i is converted into signed data 1 by the multiplier 14i.
After being multiplied by 9i, the signal is supplied to an adder 170.
The operation of the block designated by the reference numeral 100'' is exactly similar to the block designated by the reference numeral 100', but
It should be noted that these phases are shifted by T/2 seconds. Next, the coefficient generation circuit 15i will be explained in detail. FIG. 3 is a block diagram showing an example of the configuration of the coefficient generating circuit 15i of FIG. 2. In the figure, the part surrounded by the dotted line is the coefficient generation circuit 15i in FIG.
Furthermore, its input/output signals, such as error signal 14', signed data 19i, sign bit 13i, judgment output 22, and coefficient 16i, respectively correspond to the signals indicated by the same reference numerals in FIG. are doing. In Figure 3, error signal 1
4' and the signed data 19i are multiplied by a multiplier 200, and the multiplication output is applied to an AND gate 600.
is supplied as one input of and at the same time
It is also supplied as one input of gate 601.
On the other hand, the sign bit 13i is a signal indicating the polarity of the signed data 19i input at the same time, and it is assumed that when the sign bit is "0" it corresponds to positive and when it is "1" it corresponds to negative. There is. Sign bit 13i is input as a selection signal to selection circuit 300, and at the same time, it is input to NAND gate 700 and AND gate 8.
00. Further, the output of AND gate 800 is supplied as one input of AND gate 601. On the other hand, the judgment output 22 is supplied as an input to one of the NAND gate 700 and the AND gate 800. Further, the output of the NAND gate 700 is connected to the AND gate 6, respectively.
00 as one input. Here, a delay element 400 and an adder 5 giving a delay of T seconds
The closed loop circuit consisting of 00 is a circuit for generating coefficients corresponding to positive pulses, and the adder 5
Successive corrections are made by the output of AND gate 600, which is fed to 00. On the other hand, a closed loop circuit consisting of a delay element 401 that provides a delay of T seconds and an adder 501 is a circuit for generating a correction coefficient corresponding to a negative pulse, and the adder 501
The successive corrections are made by the output of AND gate 601, which is supplied to . Furthermore, the delay element 400
The output of is supplied to adder 900. adder 90
0 is also supplied with the output of the delay element 401,
The sum with the output value of the delay element 400 is calculated. This sum indicates a coefficient corresponding to a negative pulse and is supplied as one input of the selection circuit 300.
According to an embodiment of the invention, the output of delay element 400 is a tap coefficient corresponding to the positive pulse of the transmission;
The output of adder 900 is the tap coefficient corresponding to the negative pulse of the transmission. Here, the present invention is characterized in that the tap coefficient corresponding to the negative pulse is obtained by correcting the value of the tap coefficient corresponding to the positive pulse. Next, the role of the determination output 22 shown in FIG. 3 will be explained in detail with reference to FIG. 1. Considering the absolute value of the output of the correlator 20 in FIG.
The value during the convergence process of the adaptive digital filter is larger than the value at the time of convergence. This is because, during the convergence process, code bits 18 and 19 input to the correlator have a strong correlation, but at the time of convergence, the degree of correlation between the two becomes extremely small. Therefore, if the determination circuit 21 is configured to output "1" when the absolute value of the output of the correlator 20 is smaller than a predetermined value, and output "0" when it is larger, Judgment output 2
When the value of 2 is "1", it means that the echo canceller has converged, and when the value is "0", it means that the echo canceller is in the process of convergence. Now, in FIG. 3, when the judgment output 22 is "0", that is, when the echo canceller is in the convergence process, the output of the NAND gate 700 is "1", so the output of the multiplier 200 is the AND gate. 600 directly to adder 500. Therefore, delay element 400 and adder 5
In a closed loop consisting of 00, sign bit 13
Adaptation takes place regardless of the value of i. On the other hand, since the output of the AND gate 601 is "0" and therefore one of the inputs of the adder 501 is "0", the closed loop circuit consisting of the delay element 401 and the adder 501 cannot adapt. It becomes stopped. For example, if the initial value of the delay element 401 is zero, the output value of the adder 900 supplied as one input of the selection circuit 300 will be the same as the output value of the delay element 400 supplied as the other input of the selection circuit 300. The values will be the same. Therefore, the value of coefficient 16i is equal to the value of sign bit 13i input as a selection signal.
It is unrelated to the value "0" or "1". Therefore, when the echo canceller is in the convergence state, convergence is performed without distinction between positive and negative pulses. Next, as the echo canceller converges, the determination output 22 changes from "0" to "1". At this time, and gate 6
00 and the NAND gate 700, the output of the AND gate 600 has meaning only when the sign bit 13i is "0", that is, a positive pulse. In the closed-loop circuit consisting of , adaptation takes place only for positive pulses. Further, when the judgment output 22 is "1", in the logic circuit consisting of AND gates 601 and 800, the sign bit 13i
Since the output of the AND gate 601 has meaning only for negative pulses, as described above, the closed loop circuit consisting of the delay element 401 and the adder 501 can only be adapted for negative pulses. It is done. In the selection circuit 300, in accordance with the value of the sign bit 13i inputted as a selection signal, when the sign bit 13i is "0", the output of the delay element 400 is selected and appears as a coefficient 16i. Further, when the sign bit 13i is "1", the adder 900
The output of is selected and appears as coefficient 16i.
Note that the closed loop circuit consisting of the delay element 401 and the adder 501 serves to generate a value that corrects the asymmetric component of the positive and negative sent pulses, and the tap coefficient corresponding to the negative pulse is the same as the tap coefficient corresponding to the positive pulse. obtained by adding this correction value. As described in detail above, the coefficient generation circuit 15i
has a first coefficient corresponding to one polarity of the transmitted pulse and a correction coefficient corresponding to the other polarity, and each adaptation method can be switched depending on the degree of convergence of the echo canceller. It is possible to solve the problem of echo suppression caused by the asymmetry of positive and negative pulses without unnecessarily lengthening the time. In addition, in the embodiment of the present invention, the transmission line code is
Although the explanation has been made assuming an AMI code, the present invention is also effective for binary codes such as bi-phase codes. This case can be realized by modifying the embodiment as follows, for example. In FIG. 1, the binary code sequence 12 of the signals input to the adaptive digital filter is omitted. Accordingly, since the signal 121 in FIG. 2 becomes unnecessary, the delay elements 101, 102, . . . , 10N-1 are omitted. Therefore, the signed data generators 171, 172,...,
At the same time as omitting 17N, signed data 19i
uses the same code bit as the sign bit 13i. Similarly, in FIG. 3, the signed data 19i is the same as the sign bit 13i. Finally, in order to change the sampling rate of the adaptive digital filter 6 according to the signal band of the adopted transmission code, it is sufficient to prepare as many circuits as shown by the dotted line in Fig. 2. . It is clear that the present invention can also be applied to binary codes such as bi-phase codes by performing the above modification operations. In one embodiment of the present invention shown in FIG. 1, the line loss compensation function, which is part of the function of the receiving circuit 11, is
It is also possible to insert it between the reduced pass filter 5 and the adder 8. Of course, it is also possible to reduce the number of bits of the A/D converter 10 to 1 bit. Furthermore, it is also possible to arrange the sample and hold circuit 9 immediately before the receiving circuit 11. Also, instead of omitting the sample and hold circuit 9,
A reducing pass filter can also be inserted between the D/A converter 7 and the subtracter 8. Furthermore, it is also possible to replace the adaptive digital filter 6 with an adaptive analog filter. In this case, the D/A converter 7, sample hold circuit 9, and A/D converter 10 are omitted. (Effects of the Invention) As described above in detail, according to the present invention, each tap coefficient of the adaptive filter includes a first coefficient corresponding to one polarity of the sending pulse;
By preparing correction coefficients corresponding to the other polarity and switching each adaptation method according to the degree of convergence of the echo canceller, the convergence time can be avoided unnecessarily, and the problem caused by the asymmetry of the positive and negative pulses can be corrected. This can prevent deterioration of the echo suppression degree. Therefore, since no complicated circuit is required to generate positive and negative pulses, it is possible to provide an echo canceller with a small circuit scale and no circuit adjustment required.
第1図は、本発明の一実施例を示すブロツク図
である。同図において、参照数字1及び2はそれ
ぞれ入力端子及び出力端子、参照数字3は符号変
換回路、参照数字4はハイブリツド・トランス、
参照数字5は低減通過フイルタ、参照数字6はア
ダブテイブ・デイジタルフイルタ、参照数字7は
D/Aコンバータ、参照数字8は減算器、参照数
字9はサンプルホールド回路、参照数字10は
A/Dコンバータ、参照数字11は受信回路、参
照数字12は2値符号系列、参照数字13は符号
ビツト参照数字14は誤差信号、参照数字15は
擬似エコー、参照数字16は2線伝送路、参照数
字17は乗算器、参照数字18及び19は共に符
号ビツト、参照数字20は相関器、参照数字21
は判定回路、参照数字22は判定出力をそれぞれ
示す。
第2図は、第1図のアダプテイブ・デイジタル
フイルタ6の一構成例を示す詳細ブロツク図であ
り、参照数字10j及び11j(但しj=1、2、
…、N−1)は遅延素子、参照数字14i(但し
i=1、2、…N)は乗算器、参照数字15iは
係数発生回路、参照数字170は加算器、参照数
字18iは符号付データ発生回路をそれぞれ示
す。
第3図は、第2図における係数発生回路15i
の詳細ブロツクを示したものであり、参照数字2
00は乗算器、参照数字300は選択回路、参照
数字400及び401は遅延素子、参照数字50
0及び501は加算器、参照数字600,601
及び800はアンド・ゲート、参照数字700は
ナンド・ゲート、参照数字900は加算器をそれ
ぞれ示す。
FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, reference numerals 1 and 2 are an input terminal and an output terminal, respectively, reference numeral 3 is a code conversion circuit, reference numeral 4 is a hybrid transformer,
Reference numeral 5 is a reducing pass filter, reference numeral 6 is an adaptive digital filter, reference numeral 7 is a D/A converter, reference numeral 8 is a subtracter, reference numeral 9 is a sample and hold circuit, reference numeral 10 is an A/D converter, Reference numeral 11 is a receiving circuit, reference numeral 12 is a binary code series, reference numeral 13 is a code bit, reference numeral 14 is an error signal, reference numeral 15 is a pseudo echo, reference numeral 16 is a two-wire transmission line, reference numeral 17 is a multiplication Reference numerals 18 and 19 are both sign bits, Reference numeral 20 is a correlator, Reference numeral 21
Reference numeral 22 indicates a judgment circuit, and reference numeral 22 indicates a judgment output. FIG. 2 is a detailed block diagram showing an example of the configuration of the adaptive digital filter 6 shown in FIG.
..., N-1) is a delay element, reference number 14i (where i=1, 2,...N) is a multiplier, reference number 15i is a coefficient generation circuit, reference number 170 is an adder, reference number 18i is signed data. Each generation circuit is shown. FIG. 3 shows the coefficient generation circuit 15i in FIG.
This shows the detailed block of
00 is a multiplier, reference numeral 300 is a selection circuit, reference numerals 400 and 401 are delay elements, reference numeral 50
0 and 501 are adders, reference numbers 600, 601
and 800 represent an AND gate, reference numeral 700 represents a NAND gate, and reference numeral 900 represents an adder.
Claims (1)
ら受信回路へ漏れ込むエコーを、複数タツプのア
ダプテイブ・フイルタにより発生される疑似エコ
ーを用いて抑圧するエコー除去の方法であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える複数個の第1のタツプ出力と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える複数個の
第2のタツプ出力とを受け、複数個のタツプ係数
を発生すると共に、各々の該タツプ係数とこれに
対応する前記複数個の第1のタツプ出力との積を
総和して前記疑似エコーを求める際に、 前記タツプ係数の発生において、前記第2のタ
ツプ出力を受け前記極性信号のいずれか一方に対
応する第1のタツプ係数を保持し、前記第2のタ
ツプ出力を受け他方の前記極性信号に対応した補
正係数を保持し、前記第1のタツプ係数と前記補
正係数とを加算して第2のタツプ係数を得た後、
前記第2のタツプ出力を受け前記第1あるいは第
2のタツプ係数のいずれか一方を選択して前記タ
ツプ係数を発生し、 前記疑似エコーと受信信号との差信号を求め、
該差信号の極性と前記疑似エコーの極性との相関
値に基づき、 該相関値が予め定められた値よりも小さい場合
には、前記差信号と前記第1のタツプ出力との相
関をとり前記保持された第1のタツプ係数並びに
前記保持された補正係数を前記極性信号に対応さ
せてそれぞれ個別に適応化すると共に、前記相関
値が予め定められた値以上の場合には、前記保持
された補正係数の適応化を停止することを特徴と
するエコー除去方法。 2 2線/4線変換回路の4線側にて送信回路か
ら受信回路へ漏れ込むエコーを、複数タツプのア
ダプテイブ・フイルタにより発生される疑似エコ
ーを用いて抑圧するエコー除去装置であつて、 送信データを受け該送信データ周期単位の複数
の遅延を与える第1のタツプ付き遅延回路と、前
記送信回路にて前記送信データに基づき発生され
た出力パルスの極性を表わす極性信号を受け該送
信データ周期単位の複数の遅延を与える第2のタ
ツプ付き遅延回路と、前記第1及び第2のタツプ
付き遅延回路の各々の同一タツプ位置の出力を受
ける複数個のタツプ係数発生回路と、該タツプ係
数発生回路の出力と前記第1のタツプ付き遅延回
路のタツプ出力との積を得るための複数個の積回
路と、該複数個の積回路の出力を加算して前記疑
似エコーを得るための加算器と、前記疑似エコー
と受信信号との差信号を得るための減算器と、該
差信号の極性と前記疑似エコーの極性との相関値
を得るための相関器と、該相関器の出力を受け予
め定められた値との大小を比較しその結果を前記
複数個のタツプ係数発生回路に供給するための判
定回路を備え、 前記タツプ係数発生回路において、前記第2の
タツプ付き遅延回路のタツプ出力を受け前記極性
信号のいずれか一方に対応する第1のタツプ係数
を保持する手段と、前記第2のタツプ付き遅延回
路のタツプ出力を受け他方の前記極性信号に対応
した補正係数を保持する手段と、前記第1のタツ
プ係数と前記補正係数とを加算して第2のタツプ
係数を得る手段と、 前記第2のタツプ付き遅延回路のタツプ出力を
受け前記第1あるいは第2のタツプ係数のいずれ
か一方を選択して前記タツプ係数発生回路の出力
とする手段と、前記判定回路が前記相関器の出力
を予め定められた値より小さいと判定した場合に
は、前記差信号と前記第1のタツプ付き遅延回路
との相関をとり前記第1のタツプ係数を保持する
手段より得られた第1のタツプ係数並びに前記補
正係数を保持する手段より得られた補正係数を前
記極性信号に対応させてそれぞれ個別に適応化す
る手段を有すると共に、前記判定回路が前記相関
器の出力を予め定められた値以上であると判定し
た場合、前記補正係数を保持する手段より得られ
た補正係数の適応化を停止することを特徴とする
エコー除去装置。[Claims] 1. Echo cancellation that suppresses echoes leaking from the transmitting circuit to the receiving circuit on the 4-wire side of the 2-wire/4-wire conversion circuit by using pseudo echoes generated by an adaptive filter with multiple taps. a plurality of first tap outputs that receive transmission data and provide a plurality of delays of the transmission data period units; and a polarity of an output pulse generated by the transmission circuit based on the transmission data. It receives a polarity signal and receives a plurality of second tap outputs that provide a plurality of delays in units of the transmission data period, generates a plurality of tap coefficients, and generates a plurality of tap coefficients corresponding to each of the tap coefficients. When the pseudo echo is obtained by summing the products of the first tap output and the first tap output, in generating the tap coefficient, the first tap corresponding to one of the polarity signals receiving the second tap output holding a correction coefficient corresponding to the other polarity signal in response to the second tap output, and adding the first tap coefficient and the correction coefficient to obtain a second tap coefficient. rear,
receiving the second tap output, selecting either the first or second tap coefficient to generate the tap coefficient, and determining a difference signal between the pseudo echo and the received signal;
Based on a correlation value between the polarity of the difference signal and the polarity of the pseudo echo, if the correlation value is smaller than a predetermined value, the correlation between the difference signal and the first tap output is calculated; The retained first tap coefficient and the retained correction coefficient are individually adapted in correspondence with the polarity signal, and when the correlation value is greater than or equal to a predetermined value, the retained first tap coefficient and the retained correction coefficient are individually adapted. An echo cancellation method characterized in that adaptation of correction coefficients is stopped. 2. An echo cancellation device that suppresses echoes leaking from the transmitting circuit to the receiving circuit on the 4-wire side of a 2-wire/4-wire conversion circuit by using pseudo echoes generated by an adaptive filter with multiple taps, the transmitter a first tapped delay circuit that receives data and provides a plurality of delays in units of the transmission data period; and a first tapped delay circuit that receives data and provides a plurality of delays in units of the transmission data period; a second tapped delay circuit that provides a plurality of unit delays; a plurality of tap coefficient generation circuits that receive outputs from the same tap position of each of the first and second tapped delay circuits; a plurality of product circuits for obtaining the product of the output of the circuit and the tap output of the first tapped delay circuit; and an adder for adding the outputs of the plurality of product circuits to obtain the pseudo echo. a subtracter for obtaining a difference signal between the pseudo echo and the received signal; a correlator for obtaining a correlation value between the polarity of the difference signal and the polarity of the pseudo echo; and a correlator for receiving the output of the correlator. a determination circuit for comparing the magnitude with a predetermined value and supplying the result to the plurality of tap coefficient generation circuits, in the tap coefficient generation circuit, the tap output of the second delay circuit with taps; means for receiving the tap output of the second tapped delay circuit and holding a first tap coefficient corresponding to one of the polarity signals; and means for receiving the tap output of the second tapped delay circuit and holding a correction coefficient corresponding to the other polarity signal. and means for obtaining a second tap coefficient by adding the first tap coefficient and the correction coefficient; means for selecting one of the two as the output of the tap coefficient generation circuit; A first tap coefficient obtained by the means for holding the first tap coefficient and a correction coefficient obtained by the means for holding the correction coefficient are made to correspond to the polarity signal. and means for individually adapting the correction coefficients obtained by the means for holding the correction coefficients when the determination circuit determines that the output of the correlator is equal to or greater than a predetermined value. An echo canceling device characterized by stopping oxidation.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23673683A JPS60127825A (en) | 1983-12-15 | 1983-12-15 | Method and apparatus for eliminating echo |
US06/679,825 US4707824A (en) | 1983-12-15 | 1984-12-10 | Method and apparatus for cancelling echo |
EP84115339A EP0145022B1 (en) | 1983-12-15 | 1984-12-13 | Method and apparatus for cancelling echo |
DE8484115339T DE3478176D1 (en) | 1983-12-15 | 1984-12-13 | Method and apparatus for cancelling echo |
CA000470142A CA1225130A (en) | 1983-12-15 | 1984-12-14 | Method and apparatus for cancelling echo |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23673683A JPS60127825A (en) | 1983-12-15 | 1983-12-15 | Method and apparatus for eliminating echo |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60127825A JPS60127825A (en) | 1985-07-08 |
JPH0473650B2 true JPH0473650B2 (en) | 1992-11-24 |
Family
ID=17005021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23673683A Granted JPS60127825A (en) | 1983-12-15 | 1983-12-15 | Method and apparatus for eliminating echo |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60127825A (en) |
-
1983
- 1983-12-15 JP JP23673683A patent/JPS60127825A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60127825A (en) | 1985-07-08 |
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