JPH046982B2

JPH046982B2 -

Info

Publication number: JPH046982B2
Application number: JP58232900A
Authority: JP
Inventors: Sesu Mirankaa Guren; Uongu Chatsukuukuen
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1983-02-18
Filing date: 1983-12-12
Publication date: 1992-02-07
Also published as: JPS59153239A; EP0119319A3; US4520456A; EP0119319A2; DE3381505D1; EP0119319B1

Description

【発明の詳細な説明】

〔産業上の利用分野〕この発明はコンピユータの分類機構に関し、よ
り具体的には二重双方向パイプライン分類器に関
する。この分類器は２つの分類動作を互いに重複
させ、またこれら分類動作を入出力の所望動作に
重複させ、２つの分類動作につき時間増分をなく
すものである。〔背景技術とその問題点〕分類はデータ処理中最も重要な動作の１つであ
る。データ処理センタにおいて中央処理装置
（CPU）の時間の25％以上が分類に費やされると
見つもられている。多くの直列または並列分類ア
ルゴリズムおよびこれらアルゴリズムを実現する
種々の分類構造が提案され、研究され、そして確
立されてきた。米国特許第4110837号（特開昭53−84539号）は
無秩序なグループの項目が分類スタツクに入力さ
れ徐々に半分類中を降下していくコンピユータ分
類手法を示す。全項目が分類スタツク中に入力さ
れると、第２の半分類が為し遂げられる。項目が
分類スタツク外部に十分に分類されたシーケンス
で出るように徐々に上昇させられるからである。
これらの動作は入力動作および出力動作が行われ
ているときにはこれと同じ期間に行われる。分類
が情報レコードのロードおよびアンロードと完全
に重複しているので、識別し得る分類時間はな
い。ただし分類中の項目群の分類動作と重複して
第２の無秩序の項目群の分類動作を実行する手法
は何ら示されていない。他の分類手法および変形はつぎの米国特許に含
まれている。米国特許第3997880号（特開昭51−111019号）
では同じ長さのレコード間での効率的な交差交換
を実行する装置が示されている。この装置は連結
可能循環記憶装置のループの流れ操舵特性を利用
して平均アクセス時間を最小とする。これは情報
を出力ポートに近ずけることにより達成される。米国特許第4090249号では入力から出力へと線
型アレイに沿つて進むレコードの交換を制御する
よう比較器を伴う、レコード交換分類器が示され
ている。非常に多くの論文が種々の分類手法を検討して
いることが文献からわかる。たとえばIBM
Technical Disclosure Bulletin Vol.12、No.４、
p.620には比較およびデータワード入れ換えによ
り分類を行なう交換分類器が説明されている。こ
の比較および入れ換えの繰り返しによりデータワ
ードが移動させられ、または移動させられず、こ
の結果データワードが大きさの順に蓄えられる。
最高の項はレジスタの出口に存在することとな
る。先行技術は、２以上の無秩序の項目群が分類ス
タツク中で同時に処理を経験する分類機構を開示
しない。〔発明の概要〕この発明の分類器は関連の入力および出力動作
を重複し得る性質とともに固有の二重双方向特性
を具備するよう改良されたものである。正規の入
力または出力動作が行なわれるのと同時に２つの
無秩序な項目群が分類動作の種々の段階に存在し
得る。分類動作自体には何ら時間を費やさず効率
的である。分類器はｎ／２個のセルからなるスタツクを基
礎として動作する。スタツクの各セルは２つの項
目記憶ロケーシヨン、比較器および入出力ゲート
を含む。このゲートは、隣接する同様のセルとの
相互結合を可能とする。２つの独立した群の分類は、同時に、また各々
２つの主たる半分類ステツプにおいて実行され
る。これらのステツプはまたコンピユータの分類
命令に典型的な入力および出力動作とも重複す
る。この入力および出力ステツプはとにかく必要
とされる。分類動作の一部がこの入力ステツプの
間に行われ、この結果入力半分類シーケンスがも
たらされる。つぎの時点では、出力ステツプが実
行されるときに、その半分類されたシーケンスが
出力半分類を受け、このため完全に分類された出
力がもたらされる。最初に分類器がロードされて
しまえば、出力がスタツクの一端で行われるのと
同時に入力がその他端から行われ得る。第１の半
分類されたシーケンスが分類スタツクの最上部か
ら完全に分類されて読み出される期間に、第２の
無秩序な項目群がその最下部からスタツク中へと
入力され得る。これは第２の項目群につき半分類
シーケンスを為し遂げる。分類スタツク中にその
最下部から入力された項目の各々には“０”のタ
グビツトが随伴する。この“０”のタグビツトは
セルが最上部から満たされたものであることを示
す。他方、分類スタツク中にその最下部から入力
された項目の各々には“１”のタグビツトが随伴
する。選択された項目がセル中の他の項目に較べて分
類基準にあまり適合しないのであれば、入力半分
類はその選択された項目を分類スタツクの他端に
向けて徐々に下降させるように動作する。選択さ
れた項目がセル中の他の項目に較べて分類基準に
一層適合するものであれば、出力半分類はその選
択された項目を徐々に上昇させるように動作す
る。この下降半分類および上昇半分類の結果、完
全な分類が為し遂げられる。相補的な半分類の活
動を分類スタツクの両端で同時に行うことができ
る。即ち、つぎの項目群が入力半分類を受けてい
るときに、第１の分類されたシーケンスが同時に
出力されるのである。分類時間を完全に入出力時間に重複させること
ができるであろう。これは完全に並列的な動作を
ともない、データをパイプラインの態様で処理す
る。これは昇順および降順の双方で分類を行え、
また継続した２つの入力シーケンスの分類時間を
重複させることができる。その構造の規則性ゆえ
に、それはVLS実装に適している。分類器はｎ／２（ｎは偶数と仮定する）個のセ
ルからなる線型アレイを含む。セルの各々は蓄え
られるべきシーケンスの２つの項目を蓄えること
ができる。最初のシーケンスは分類スタツク中へ
１ステツプ１項目で入力される。最後の項目が入
力されたのち、データの流れ方向が反転され、こ
ののち半分類されたシーケンスが同様に直列に分
類スタツクから出て行く。各ステツプは全セルに
つき同期してまた同時に実行され、さらにつぎの
２つの段階を有する。まず比較である。各セル内の２つの項目が比較
されるのである。つぎに転送である。比較結果、所望の分類順序
（昇順か降順か）および分類状態（入力か出力か）
にしたがつて、各セル内の２つの項目のうちの一
方が隣りのセルに転送され、かわりに他の隣接セ
ルからの１つの項目が置きかわるのである。このような二重双方向分類器は所定の無秩序な
項目群をパイプラインの態様で処理するのみでな
く、種々のシーケンスをパイプライン手法で分類
する。即ち、１つのシーケンスが完全に分類され
て出力されていくときに、新たな無秩序な項目群
を分類スタツクの他端から同時に入力させること
ができるのである。このようにして、項目群の
Ｉ／Ｏ時間が他の項目群に必要とされる分類時間
を完全に吸収してしまう。〔実施例〕第１．１図、第１．２図および第１．３図はこ
のシステムを示す。このシステムは非常に対称性
に優れVLSIや他の集積回路技術で実現しやすい
ようにされている。分類は２つの主たるステツプすなわち入力と出
力において実行される。これらのステツプは、コ
ンピユータの分類命令として典型的な入力および
出力動作と重複している。通常のそのような動作
においては、とにかく入力および出力ステツプが
要求され、そして分類動作の一部が入力ステツプ
の間に行われ、このため入力半分類シーケンスが
引き起こされる。つぎの時点で出力ステツプが実
行され、そして入力半分類シーケンスが出力半分
類シーケンスに従属して分類出力が引き起こされ
る。第１．２図および第１．３図は一体となつて所
望のマトリクスの断面を示す。このマトリクスは
タグビツトの列、ビツト１の列および最上位桁
“ビツトＷ”までの付加ビツトの付加列を有する。
またこのマトリクスアレイは行１〜ｎ／２を含
み、関連するシフトレジスタポジシヨンが各行ご
とに設けられている。この分類器はパイプラインの態様で所定のシー
ケンスの項目を処理するのみでなく、パイプライ
ンの方法で異なるシーケンスの分類をも行なう。
即ち、分類された１つのシーケンスが出力されて
いくときに、同時に分類器の他端から新たなシー
ケンスを入力することができる。このようにし
て、シーケンスのＩ／Ｏ時間は他のシーケンスで
必要とされた分類時間に完全に吸収される。第１．１図は動作説明用に分類器を簡略化して
示す。動作においては、入力半分類の動作中に項
目対がセル１に導入され内部的に比較される（セ
ルｎ／２にはアレイの他端から動作中に）。アレ
イに入力された項目は入力セルの残存項目と個々
に比較され、また次のセルに入力された項目はそ
のセルの残存項目と個々に比較される。以下同様
である。この分類が上昇分類であると仮定すると
与えられた項目および残存項目のうちの大きなも
のはつぎのセルへと前方向に通過させられる。入
力ステツプの終りには、項目は幾分秩序正しい態
様で配列させられる。大きな項目は最終セルへと
分配され小さな項目は入力セルへと分配されるの
である。しかし全体としての分配は秩序正しいと
は言いがたいものである。入力半分類の間、項目
比較の各々での大なる項目は前進させられ、そし
てこれゆえこの大なる項目は終端セルへと流れて
いく。しかし、少し大きな項目は入力セル近くに
残る。第１．１図は基本分類セルのブロツク図であ
る。セル１は２つの項目を受け取り、この２つの
項目を比較し、さらにこの２つの項目の一方また
は他方をセル２または外部に選択的に送出するこ
とができる。セル２……ｎ／２はセル１と同様であり、各々
はそれが蓄えている２つの項目を比較することが
可能である。また各々は項目の一方または他方を
選択的に転送し、またこの転送項目を隣接セルま
たは分類器外部からの転送セルと置き換えること
が可能である。動作においては、ｎ／２個のセルからなる分類
スタツクが制御されて直列表示の無秩序な一群の
項目を受け取る。これら項目は分類基準にしたが
つて分類スタツク中へと徐々に入力されていく。
説明の便宜上この基準は低から高即ち昇順と考え
ることができる。項目がセル１に入力されたとた
ん、この項目はセル１の（無限大の）内容に比較
され、そしてセル１の他端に蓄えられている項目
以下であることがわかる。つぎのサイクルで２つ
の数のうちの大なるものが下降させられ、またも
う一方の項目は比較用にセル１に入力させられ
る。すべての項目が与えられつくすまで、項目が
与えられる都度大なる項目はサイクルごとに下降
していく。この時点で、半分類は完結され、大な
る項目のほとんどは適切なシーケンスで下降され
終える。しかしながら、いくつかの後に与えられ
た項目は多分依然高い値にとどまるであろう。つ
ぎに第２の半分類が実行される。ここでは小なる
数がサイクルごとに上昇させられ、さらに分類器
外部に送出される。項目の群は秩序正しいシーケ
ンスでセル１から出力されていく。第２の半分類の間、項目がセル１から出力され
ていくときに、完全に無関係で無秩序のシーケン
スを分類スタツクの他端にセルｎ／２において与
えることができ、さらにこのシーケンスを適切な
制御信号および関連する比較結果に基づいて上昇
させることができる。第１．１図および第１．２図は一体で代表的な
アレイにおける二重双方向分類器を示す。セル
（行セル）１，２……ｎ／２−１，ｎ／２の各々
には幾つかのビツトポジシヨンの各々を制御する
制御機構が設けられている。セル中の１行をなす
ビツトポジシヨンにはビツト値“タグ”、１……
ｗが割り当てられ、ビツト値の各々に対して１ポ
ジシヨンが割り当てられる。各セルは第１項目レ
ジスタＡ、第２項目レジスタＢおよび比較器を
含む。たとえばセル１のビツト１のポジシヨンはＡビ
ツトレジスタポジシヨン１１、Ｂビツトレジスタ
ポジシヨン１２およびビツトポジシヨン比較器１
３からなり、これらはデータ用および制御信号用
に相互に接続されている。１つの項目はタグビツトおよびいくつかのデー
タビツトからなり、これは行１の項目レジスタＡ
に先に蓄えられるかもしれない。第２の項目は同様にタグビツトおよびいくつか
のデータビツトからなり、これは行１の項目レジ
スタＢへと入力され得る。項目レジスタＡおよび
項目レジスタＢに蓄えられた値はセル１比較器
（ビツト１ポジシヨン比較器１３および他の行１
中の比較器）により比較され、この結果が制御行
１機構１４に与えられる。分類スタツク中を下降
（または上昇）していく項目の表示の深さを記録
するにはシフトレジスタ１５が用いられる。制御信号Opt、位相１、位相２、位相３、Ｉお
よびは行制御機構（制御行１については１４で
示される）用のクロツク信号である。第２図は昇順のシーケンスを分類する例を示
す。“∞”は実現可能な最大の項目を表わす。入
力ステージにおいて（第２．１図）セルの各々に
おける２つの項目のうちの大なるものが下方に転
送される。他方出力ステージにおいては（第２．
２図）２つの項目のうち小なるものが上方に転送
される。入力半分類の終り（ステツプ６）では最
小の項目が最上部セルにあり、第２番目に小さい
項目が最上部または第２番目のセルにあるに違い
ない。一般に第ｎ番目に小さい項目は上部のｉ個
のセルの１つに存在するに違いない。出力シーケ
ンスが分類されることの理由がこれである。同様の原理が降順分類にも当てはまる。ただ
“∞”を“−∞”即ち最小の項目に置き換え、ま
た“大なる”を“小なる”に置換しなければなら
ない（なお、分類器を当初において“∞”または
“−∞”で満たす必要がないことは後に理解され
る。第１４図参照）。セルに蓄えられた２つの項目をＡ，Ｂとしよ
う。またＭ＝Max（Ａ，Ｂ）、ｍ＝min（Ａ，Ｂ）
としよう。弧立のシーケンスを分類することを考
え、かつ項目群が最上部を通じて入力、出力され
るとすれば（最上部シーケンス）、転送段階にお
ける具体的な動きはつぎのようにまとめることが
できる。

【表】項目群が分類器の最下部を通じて入力および出
力されるならば、表はつぎのようになるであろ
う。

【表】留意すべきことは、昇順分類と逆の降順分類を
考えるときにはＭおよびｍの役割りを交換すると
いうことである。一群の項目の出力と他の群の入力とを重複させ
るときに、２つの群につき転送動作が異なること
は表１および２から明白である。たとえば昇順分
類即ち上方への移動については、出力（最上部）
シーケンスをｍ↑とし、入力（最下部）シーケン
スをＭ↑とする。この区別のために、各項目にはその入力時にタ
グを付ける。最上部シーケンスの項目には“０”
を付け、最下部シーケンスの項目には“１”を付
ける。このタグは比較時にも転送時と同様に項目
の一部と考えることができる。また、転送動作に
関する表をつぎのように得る。

〔論理設計〕

この明細書を通じて、分類器のセルアレイは垂
直に表わされるであろう。セルの各々は２つのｗ
ビツト項目を含み、ｗ個の双ビツトセルからなる
水平線型アレイ（行）である。全体の位相空間的
なレイアウトは第４図に示される。実際の物理的
なレイアウトでは、より四角なチツプを得るため
にセルアレイを折りたたむ必要があるであろう。まず双ビツトセルについて述べる。このような
セルの各々は２ビツトの比較・操舵ユニツトであ
る。このビツトは２つの項目ＡおよびＢの各々か
らのものであり、同一のビツトポジシヨンを表わ
すものである。第５図は双ビツトセルのブロツク
図である。比較のうちの下方移動（または上方移
動）においては２ビツトのうちの一方が線ａ（ま
たはｂ）上を次の（または前の）セルへとシフト
されて出力されることとなる。他方先の（または
次の）セルからのビツトは線Ｉ（または）上を
シフトされ入力されてくる。第５図において用語
“入力”および“出力”は最上部シーケンスに関
係し、また制御は昇順分類用のものが表示され
る。なお、第５図で一重矢印は入力期間のデータ
フローを示し、二重矢印は出力期間のそれを示
す。双ビツトセルの回路概要は第６図に示される。
プリチヤージ・キヤリー搬送型比較器が２ビツト
セルとともに示されている。セル行中の項目Ａ
（またはＢ）のすべてのビツトセルが同一の４つ
の信号Ｃ１，Ｃ２，Ｃ３およびＣ４（またはＣ
１′，Ｃ２′，Ｃ３′およびＣ４′）により制御さ
れ、これにより項目のすべてのビツトが同時に循
環またはシフトされることに留意されたい。１つのセル行中の双ビツトセルの比較器は第７
図に示されるように連結されている。Ｃは項目Ａ
およびＢの比較結果である。すなわち項目Ａ項
目ＢであればＣ＝１であり、さもなければＣ＝０
である。比較キヤリーの連鎖はクロツク位相φ１
の間にプリチヤージされる（第６図においてＷお
よびＹをゲートする）。つぎに制御部について説明しよう。説明の便宜
上最上部シーケンスの昇順分類を考えよう。各セ
ルは非重畳２相クロツクを用いる４つのゲートに
より制御される２インバータ・ループである。Ａ
Ｂ（すなわち比較結果がＣ＝１）での種々の状
況に対する所望のゲートは第８図に示される。Ａ
＜Ｂの場合には、ＡおよびＢに対するゲートをち
ようど交換すればよい。得られるブール表示はつ
ぎのとおりである。 C₁＝φ₂Ia＋φ₁ C′₁＝φ₂Ｉ＋φ₁ａ C₂＝φ₂Ｉ＋ C′₂＝φ₂Ia＋ C₃＝Ｉ＋φ₂ａ C′₃＝Ｉ＋φ₂ C₁＝φ₁Ia＋φ₂ C′₄＝φ₁Ｉ＋φ₂ａＩ＝１（または０）は下方（または上方）移動
を示す。ａは反対の状況で反対の値（０および
１）を採るブール変数である。状況とは昇順分類
（Opt＝０）対降順分類（Opt＝１）、最上部シー
ケンス（SR＝０）対最下部シーケンス（SR＝
１）およびＡＢ（比較キヤリＣ＝１）対Ａ＜Ｂ
（Ｃ＝０）である。この結果、ａはＣ，SRおよびOptのエクスク
ルーシブ・オアとなる。即ち、ａは

【表】である。ここで下方移動では C₁＝φ₂Ｃ C₁＝φ₂ C₂＝φ₂ C′₂＝φ₂Ｃ C₃＝１ C′₃＝１ C₄＝φ₁Ｃ C′₄＝φ₁ であり、先に述べたようにＣ＝１（Ａ≧Ｂ）であ
るから第８図ａのゲートはビツトＡ、ビツトＢに
つきそれぞれ第８図ｂ，ｃに示すとおりになる。また上方移動では C₁＝φ₁ C′₁＝φ₁Ｃ C₂＝１ C′₂＝１ C₃＝φ₂Ｃ C′₃＝φ₂ C₄＝φ₂ C′₄＝φ₂Ｃであるので、ゲートはビツトＡ、ビツトＣにつき
第８図ｄ，ｅにそれぞれ示すとおりになる。セル制御の回路設計については第９図を参照さ
れたい。均一で一定のセルを得るために、最上部および
最下部シーケンスの判別用にタグビツトの組合わ
せをあからさまに用いることは避けられてきた。
その代わり双方向二重シフトレジスタ・チエーン
を用いる。このチエーンの内容はセルの内容と同
期して上方および下方に移動する。またこのチエ
ーンの出力は各レベルで第１０図に示されるよう
にSRとして採用される。この結果最上部（また
は最下部）シーケンスの項目は常にSR＝０（また
は１）を伴う。若干複雑なことが境界領域で起こ
る。そして所望の転送動作の表はつぎのようにな
る。

【表】２つの終端の２つの特別な無方向シフトレジス
タが昇順および降順分類の両者における第３列の
条件を満たさなければならないということは第１
０図から容易に調べることができるであろう。つぎにタイミングである。第１１図に示される
ような非重畳３相クロツクが用いられる。位相
φ₁の間に、転送ビツトがセルｉから読み出され、
同時に他のビツトが再循環させられ、また比較桁
上げチエーンがプリチヤージされる（第１２図）。
位相φ₂の間に、転送ビツトが隣のセル（ｉ＋１
またはｉ−１）に書込まれ、同時に他のビツトは
完全に再循環し比較が行われる。位相φ₃では、
比較結果信号が各セルの制御回路に導入される。なお、第１２図においてはつぎの略称を用い
た。 Pre；比較キヤリー線をプリチヤージする。 Cout；ビツト対につき比較器内でCoutを算出し
Ｃを得る。 Crt；C₁，C₂，C₃，C₄，C′₁，C′₂，C′₃およびC′₄
の制御回路にＣを供給する。Ｒ；転送ビツトを読み出して隣接（上または下
の）セルへ送る。Ｗ；他の隣接（上または下の）セルからの転送ビ
ツトを書込む。 Cir；残留ビツトをセル内に再循環する。さらに位相φ₃はつぎのものに必要とされる
（第１３図参照）。 (1) 上段から下段への転移および下段から上段へ
の転移。 (2) 初期化。 (3) 比較器、制御およびビツトセルのループにお
けるレーシング条件の回避。つぎに初期化について述べる。分類を開始するのに先だつて、セル全部を
“∞”または“−∞”で初期化するかわりに、単
につぎのことを行うことが必要とされる。即ち、
第１４．１図〜第１４．５図のように比較シフト
レジスタを適切にセツトするとともに、入つてく
るシーケンスのタグと区別できるタグを２つの境
界セルに満たすのである。最上部（または最下
部）シーケンスのタグビツト“０”（または
“１”）を有することを思い出すべきであろう。こ
れら初期化が全く適切であることは表４および第
１４図から容易に調べることができる。なお第１
４図で白丸はゼロ、黒丸は１、×は無意味である。初期値はすべてクロツク位相φ₃の間に分類器
に注入される。行ｉおよびｉ＋１の双ビツトセルを連結するワ
イアが転送ビツトを蓄えるに足る容量を有するか
のように回路は描かれている。もしそうでないな
ら、これらに連結用インバータを付加することは
単純なことであろう。隣接行セルに関する比較は
インバータなしに種々実現されるにちがいない。
実際第６図に示されるように、セルから離れるビ
ツトは入力されるときより相補的な形をしてい
る。それゆえ第１５図のように同一の比較桁上げ
出力を生成するためにＡおよびの役割りおよび
Ｂおよびの役割りを反転する必要がある。第１
図の全体的なブロツク図において隣接行間の交替
が明白に示されている。またデータが“真”の形
態で入力または出力されるよう偶数個の行が推奨
されることに留意されたい（さもないと最上部ま
たは最下部は“偽”の形態すなわち無効とされる
形態となる）。この実装（第６図）においては、１双ビツトセ
ルあたり26の装置数すなわち、ビツトあたり13の
装置数である。これに対し現在の16Kスタテイツ
クRAMにおいては６である。それゆえ、分類器
のチツプは8Kビツトすなわち256個の32ビツトセ
ルの容量を多分持つこととなろう。ポインタに関
連する記憶セルの一部に関する比較ロジツクを単
に削除することにより、この分類器をキー・ポイ
ンタ対処理用に拡張することができる（そして、
ポインタビツトあたり単に８個の装置が必要とな
るであろう）。このソータは分類された２個のストリングを結
合するのにも使うことができる。これは適切な方
法でストリングがソータ中を繰り返し通過するよ
うにすればよい。たとえば、一般化された奇偶結
合アルゴリズムをこの目的に関し採用し得る。

【図面の簡単な説明】

第１．１図は基本分類セルのブロツク図、第
１．２図および第１．３図は分類機構システムを
示すブロツク図、第２．１図および第２．２図は
昇順でシーケンスを分類する例を示す図、第３．
１図および第３．２図は付加タグを伴う分類を示
す図、第４．１図および第４．２図は全体の位相
空間的レイアウトを示す図、第５図は双ビツトセ
ルのブロツク図、第６図は双ビツトセルの概要
図、第７図は１セル行中の双ビツトセルの結合を
示す図、第８図はゲートの一態様を説明する図、
第９図はセル制御用の回路の概要図、第１０図は
双方向二重シフトレジスタチエーンを示す図、第
１１図はクロツクタイミングを示す図、第１２図
は比較キヤリー線をプリチヤージする手法を示す
図、第１３図は分類タイミングを示す図、第１
４．１図、第１４．２図、第１４．３図、第１
４．４図および第１４．５図は分類動作を説明す
るための図、第１５図は双ビツトセルの詳細な構
成を示す図である。１１……Ａビツトレジスタポジシヨン，１２…
…Ｂビツトレジスタポジシヨン、１３……ビツト
ポジシヨン比較器、１４……制御行１機構。

Claims

【特許請求の範囲】１デジタルデータを蓄えるセルアレイであつ
て、このセルアレイをなすセルの各々が複数の項
目の各々に対応するビツトを蓄えることができ、
且つ分類基準に従つて上記複数の項目の相互関係
を判別する比較器を有し、さらにこの比較器の比
較結果および上記基準に関連して分類器本体への
データ入力の期間に半分類を確立し、上記分類器
本体からの後続のデータ出力の期間に相補的な半
分類を確立するゲート手段を有してなるデジタル
データ用の分類器において、 (a) 最上部および最下部で終結させられたセルア
レイ、上記最上部に配された最上部入出力セル
および上記最下部に配された最下部入出力セル
からなる分類スタツクと、 (b) 第１の半分類の期間に、上記最上部入出力セ
ルに無秩序な第１の項目群を１回１項目ずつ分
配していき、こののち相補的な第２の半分類の
期間に、上記最上部入出力セルから上記第１の
項目群を１回１項目ずつ分配していき、上記第
１の項目群の完全な分類を完遂させる最上部入
出力制御手段と、 (c) 第１の半分類の期間に、上記最下部入出力セ
ルに無秩序な第２の項目群を１回１項目ずつ分
配していき、こののち相補的な第２の半分類の
期間に、上記最下部入出力セルから上記第２の
項目群を１回１項目ずつ分配していき、上記第
２の項目群の完全な分類を完遂させる最下部入
出力制御手段と、 (d) 上記第１の項目群の項目の各々に第１の表示
のタグ・ビツトを付し、上記第２の項目群の項
目の各々に第２の表示のタグ・ビツトを付し
て、上記分類スタツク中で上記第１の項目群お
よび第２の項目群が独立してかつ並行して分類
されるようにするタグ手段とを有することを特
徴とする蓄積デジタルデータ用の分類器。