JPS6142031A - ソ−ト処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はソート処理装置に関し、特に大量のデータを短
時間で昇順あるいは降順に並びかえることを可能とする
ソート処理装置に関する。

〔従来技術〕

ソートとは、Ｉ５−えられたデータの集まりを所定の順
序に従って並び替える処理である。電子計算機における
ソート処理とは、数値あるいは文字列として与えられた
データが、計算機内部では“ＯＩＩあるいは′ｌ″の二
値符号で表記されている事がら。

二値符号の持つ数値的意味にもとづいて、与えられたデ
ータを相互に比較し、それぞれのデータの大小関係によ
って、昇順（小さいものから大きいものへの順）あるい
は降順〔大きいものから小さいものへの順）にデータを
並びかえることである従来、このようなソート処理を、
メモリ装置と中央演算装置Ｉ（ＣＰＵ）を中核として構
成した汎用の電子計算機で実行する場合には、メモリ装
置と中央演算装置の間のデータ転送や比較が逐次処理で
あることや、一度に２個のデータ間の比較しか出来ない
等の理由により、ソート処理で対象とするデータ数が大
量の場合には、処理に要する時間が極めて長くなるとい
う問題があった。

かかるソート処理時間に関する問題を解決する従来技術
として、専用のソート処理ｖｌＷ１を用いて。

４比較による大小関係の判定と、データの伝送を波列に
行って高速化を図る方法がある。第２図に該ソート処理
装置に用いるソート回路の構成例を示す０本回路は、比
較の対象となるデータを保持するための第１のメモリ１
および第２のメモリ２、比較［Ｉ３．該比較器３によっ
て得られた判定結果を保持するためのフラグレジスタ４
および入出力回路５からなるユニット６の複数個を一次
元接続した構成を有し、でいる１本回路では、データ相
互の比較と転送を複数のユニットで同時に実行できるた
め、以下に説明する動作原理にしたがって、データ数に
比例する時間でソート処理を行うことができる。

第３図は、ｆｆ５２図のソート回路の動作原理図であり
、−例として、０から９までの電析の数値データのうち
、３．６．５，２，４．Ｉの６個のデータを降順にソー
トする場合の動作を示している。

なお、第３図では、第２図におけろ第１のメモリ１およ
び第２のメモリ２とフラグレジスタ４のみを簡略に示し
ており、他の回路は省略しである。

ソート処理を行うにあたって、はじめに全てのユニット
のＩ５ｔのメモリ１および＠２のメモリ２の内容を初期
設定する。この際、降順にソートする場合には、データ
の最小値として０を設定し。

昇順にソートする場合には、データの最大値として９を
設定する。第３図は降順にソートする場合であり、第１
および第２のメモリｌ９．２には０を設定しである１本
回路では、順次データを入力する入力操作と、順次デー
タを出力する出力操作とでソート処理を行うが、−口の
入力操作で各ユニットでは、データの右方向への転送と
２個のデータ間での比較とを行う、この場合、転送され
るデータは第１および第２のメモリ１．２に保持された
２個のデータのうちの小さい方である。この時。

データの転送と同期して１個のデータをソート回路に入
力し、最左端のユニットの第１のメモリ１あるいは第２
のメモリ２のいずれかのうち、転送によって空になった
方のメモリに保持する。（−Ｔ１〜Ｔ６） この入力操作を繰り返して６個のデータの全ての入力が
完了した時点で、今度は出力操作によって順次データを
隣接する左側のユニットに転送する。この時、転送する
データはユニット内の２個のデータのうち大きい方であ
り、Ｉα右端のユニットには０を入力する。（Ｔ７〜Ｔ
１２）以上、入力操作の繰り返しによってデータが順次
入力され、データの入力が完了した段階で出力操作を実
行することにより、最大値から順次データが降順に取り
出される。ここで説明したソート処理の一例では、６個
のデータの並べかえが３個のユニットを用いることによ
って、６目の入力操作と６回の出力操作とで行えること
から、一般に第２図のソート回路では、１回の入力操作
と１回の出力操作と１１す、ｒクルとすると、データ数
に等しい入力サイクルおよび出力サイクル数で昇順ある
いは降順のソー１−処理が行える。

本ソート回路を電子計算機の１．’ｆ１辺装置ｉ！（ソ
ート処理袋ＷＩ）とし、で使用する場合には、Ｗ１子計
算機のメモリ等に予め保持しであるソート対象のデー夕
を電子計算機のデータ転送路を介してソート処理装置に
順次入力し、次いでソート処理がなされたデータを同じ
くデータ転送路を介して元のメモリ等に順次格納する。

この場合、データの転送時間と重畳して比較による大小
判定を行うなどにより、はぼデータの転送時間でソート
処理を行なうことができ、ソート処理に要する時間を大
幅に短縮することが可能となる。

以上説明した第２図のソート回路では、ｌユニット当り
２個のデータを取り込むためＬ個のユニットを一次元に
接続した場合には、一度に最大２Ｌ個までのデータのソ
ートが可能である。しかし、このようなソート回路を電
子計算機の周辺装置として設ける場合には、予めソート
処理で対象とするデータ数の上限を想定して、これに見
合う十分大量のユニットを設けておく必要があり、ソー
ト処理装置の規模が大型になり不経済となるという問題
があった。また、いったんユニット数を決定してソート
処理装置を構成してしまうと、許容されるデータ数をこ
えるソートは本ソート処理装置では行えない問題があっ
た。このため、従来はｔ４ｊめて大量のデータのソート
が必要な場合には、データ全体をソート処理装置でソー
ト処理できろ程度の規模に分割し・た後に、それぞれを
ソート処理装置でソートし、全体を汎用針ｔ！機上のＣ
ＰＵ装置を用いてソフトウェアの手段によってマージ（
併用）するマージ・ソート法と呼ばれるソート方法がと
られてきた。

一般に、いくつかのデータがある規則にもとすいて並べ
られたデータ列をストリングと称している。マージ・ソ
ート法では２個以上のストリングを１個のストリングと
し、てマージする。この時、一度にマージできるストリ
ング数をマージ・ウェイ数という、いまストリング数が
１６個あったとすると、マージ・ウェイ数が２ならば、
ストリング数は、１６個から８個、４個、２個、１個と
減少していき、ソート処理が終る。−同のマージ操作で
は、マージ・ウェイ数と等しい数のデータを相互に比較
し、比較の結果にもとづいて、全てのデータを並びかえ
るために移動する。上記の例では、このマージ操作を４
回行っており、何回のマージ操作を必要とするかは、ス
トリング数ｍとマージ・ウェイ数にの関係からｌｏＩＫ
ｋｍでケ、えられる、し、たがって１ｍ個のストリング
に予めソートされた全体でＮ個のデータをマージするた
めには。

ＮＸｌｏｇｂｍ回のデータの移動が必要となる。

一般に、汎用の計算機では１台のＣＰＵ装置で比較を行
うために、マージ・ウェイ数、には２である。このため
、汎用計算機に、専用のソート処理装置を付加した場合
であっても、データ数が極めて大きく、ストリング数ｍ
も大きい大量のデータをソート処理する場合には、複数
回のマージ操作が必要となり、膨大な処理時間が必要と
なるという問題があった。したがって、今日、データベ
ースを対象とした情報処理技術の進展に伴ってソート処
理で対象とするデータの件数はますます増大する傾向に
あり、かかる従来技術の問題を解決した。極めて膨大な
データ数にも柔軟に対処できる処理能力の高いソート処
理装置が望まれている−０〔発明の目的〕 本発明の目的は、上記従来技術の問題点を除去し、デー
タベース等の唖めて大量のデータを対象としたソート処
理に適するソート処理Ｖ＆ｌを提供することにある。

〔発明の構成および作用〕

本発明は、少なくともに個のデータのうちから最小もし
くは最大のデータを１＊出できるソート手段と、ソート
済の複数のデータ列の中から１１！ｌのデータ列を選択
してデータを取り出し、取り出したデータに識別子を付
グして前記ソート手段へ入力する入力処理手段と、該ソ
ー１一手段によって抽出し、たデータから識別子を切り
出す出力処理手段とを少なくとも具備してソート処理装
置を構成し。

前記出力処理手段によって得られる識２１子にもとづい
て前記入力処理手段によって選択するデータ列を決定す
ることによりマージ操作を行うことを特徴とするもので
ある。以下１本発明の実施例について詳細に説明する。

第１図は本発明の一実施例にかかるソート処理装置の構
成図である。同図において、７はソート回路、８は制御
回路、９は入力レジスタ、１０は出力レジスタ、１１は
バンクアドレス発生回路。

１２はソート入出力切り換え回路、１３は読み出Ｌ５ア
ドレス発生回路、１４は書き込みアドレス発生回路、１
５はバッファメモリ、１６はアドレス切り換え回路、１
７はデータ切り替え回路、１８は切り替う制御１ｉｔ（
ＳＴ）、１９はバンクアドレス編（ＢＡ）、２０はＩ相
信号線（１）、２１は■相信号線（ｎ）、２２は状態制
御線（ＩＮＴ）。

２３は入力制御線（ＰＵＳＨ）、２４は出力制御線（Ｐ
ＯＰ）、２５は入出力制御線（ＰＵＰ）。

２６はデータ入出力線（Ｄ　Ｉ　Ｏ）である。

以上の構成において、ソート回路７が最小値あるいは最
大値を抽出するためのソート手段を構成し１．入力レジ
スタ９とソート入出力切り替え回路１２、読み出しアド
レス発生口路１３とが入力処理手段を構成し、出力レジ
スタ１０とバンクアドレス発生回路１１．書き込みアド
レス発生回路１４とが出力処理手段を構成している。

ソート回路７は１本実施例では、第２図に示したソート
回路と同一構成の回路が適用しである。

本回路では、ユニット数をＬ個とし、た場合にはＬ≧に
／２　（Ｌ、　ｋ　：整数）の関係にあるに個のデータ
のソート処理が行える。ただし本発明では。

二のツートロ路を従来技術のように、に回の入力操作を
緑り返し１次にに回の出力操作を繰り返すことによりに
個の非整列データをＦｌ順もしくは降順に並べ替える手
段として用いるのみならず、順次１個のデータが更新さ
れるに個のデータの組から、その組のうち最小あるいは
最大のデータを順次に抽出する手段として用いる点が兄
なる。すなわち、第２図のソート回路では、第３図で説
明したように、昇順あるいは降順にソート処理を行う手
順でに個のデータに対するに回の入力操作を行った場合
には、データを入力し・た入出力端子に最も近いユニッ
ト内に最小もしくは最大のデータが保持されているにの
ため１．二の後１回の出力操作を行うことにより、この
最小あるいは最大のデータを抽出できる。このような１
回の出力操作により格納されているデータのうちの最小
もし、（は最大のデータを抽出できる原理は、すでに行
った入力操作の回数、出力操作の回数、入力操作と出力
操作の組み合わせ方には依存せず、ソート回路内にデー
タが存在する限り保証されている。したがって、このソ
ート回路を前記のような最小あるいは最大のデータを抽
出する手段として用いるには、に個のデータに対するに
回の入力操作をあらかじめ行った後に、出力操作と入力
操１作とを交互に繰り返すことにより行える。なお最小
のデータあるいは最大のデータのいずれを抽出するかは
。

ソート処理を行う向きが昇順であるか降順であるかによ
って、あらかじめ設定し、ておく。

次に、第１図に示した本発明実施例のソート処理装置の
動作を、第４図を参照し、て説明する６本ソート処理装
置のソート処理の過程は、初期ソート段階とマージ段階
とから成る。この切り替えは。

切り替え制御線（ＳＴ）１８によって行い、５Ｔ１８が
論理レベルで１１１７７の場合には初期ソート段階であ
り、”ｏ”の場合にはマージ段階である。−はしめに、
初期ソート段階（ＳＴ＝”ビ′）について説明する。初
期ソートｍＮでは、外部から′ｊえられるソート対象の
非整列データをソート回路７で部分的にソートしてスト
リングを形成し、バッファメモリ１５に格納する処理を
行う８この際。

非整列データは外部からデータ入出力線（ＤＩＤ）２６
を介して順次与えられる。このデータを入力レジスタ９
およびソート入出力切り向え回路１２を介して、ソート
回路７に順次人力する。ソート回路７では、第３図に示
したように、ｔｔｔ数回の入力操作と複数回の出力操作
を繰り返すことにより、ソート済みデータ列すなわちス
トリングを出力する。このス１−リングをソート入出力
ｑ１り替え回路１２と出力レジスタＩＯを介して、バッ
ファメモリ１５に格納する。この時のバッファメモリ１
５の書き込みアドレス（ＡＤＷ）は、書き込みアドレス
発生回路１４によって生成する。

以上のように、初期ソート段階では、第３図に示し、た
従来技術のソート処理に於ける操作と同様の操作を本ソ
ート処理装置でｔ７う、二とにより、バッファメモリ１
５内に複数回のストリングを１！）ることができる、第
４図のバッファメモリ１５内の三角形は、この初期ソー
ト段階で得られた個々のストリングを示しており、この
図ではｋｌのストリングを得られた場合を示している。

次に、マージ段階（ＳＴ＝”Ｏ”）について説明する。

マージ段階では１次に説明する初期操作と通常操作とを
行うことにより、バッファメモリ１５に格納しているに
個のストリングを、ソート回路７を用いてマージし、デ
ータ入出力線（Ｄ　Ｉ　０）２６からソート済みのデー
タとして出力する処理を行う、はじめに初期操作では、
バッファメモリ１５にケ・えられたに個のストリングの
それぞれから最小あるいは最大のデータを取り出し、取
り出されたに個のデータを入力レジスタ９を介して、ｋ
回の入力操作によってソート回路７に入力する。

最小のデータを取り出すか最大のデータを取り出すかは
、Ｗ順にソートするか降順にソートするかで決める。次
の通常操作では、ソート回路７に入力されたに個のデー
タから１回の出力操作によって、最小あるいは最大のデ
ータ１個をマージ結果として出力する。この際出力デー
タは、前記と同様に昇順にソートするか降順にソー１−
するかで。

最小のデータを出力するか最大のデー・りを出力するか
を決め、ソート入出力切り替え回路１２および出力レジ
スタ１０を介してデータ入出力８（ＤＩＯ）２６からソ
ート済みのデータとして外部に出力する。次に、マージ
結果として出ＪＪしたデータが含まれていたストリング
から次の最小あるいは最大のデータを取り出しソー１へ
回路７へ入力し。

ソート回路７内に残っている（ｋ−１）個のデータと合
わせてに個のデータ間で２回目の最小あるいは最大のデ
ータを取り出す操作を行う０以上の操作を、順次マージ
結果を出力しながらに個のストリングの全てのデータが
無くなるまで繰り返すことにより、マージン操作が完了
する。

以上の通常操作を繰り返し８行うにあたっては。

ソート回路７へ入力するデータに、いずれのス（−リン
グから取り出し、たデータであるかを識別するための識
別子を前記の入力処理手段によってあらかじめ付加し、
ておき、ソート回路７から出力された最小あるいは最大
のデータの識別子を前記の出力処理手段によって参照す
ることにより、次に入／＋″ 力すべきデータをいずれのストリングから取り出せば良
いかを決定することができろ。この識別子は、少なくと
もに個のストリングのいずれであるのかを判別すること
ができればよく、２進表現をし、た場合には、　ｌｏｇ
、、　ｋビットとなる。この２進表現し、た識別子をバ
ンクアドレスと称する。

次に、バンクアドレスの付与方法について説明する。初
期操作では、バンクアドレスは初期値としてＯから（ｋ
−１）までのに個のアドレスをバンクアドレス発生回路
１１で生成し、入力レジスタ９によってソート対象デー
タに付与、し５人力操作によって、バンクアドレスが付
与さ九たに個のデータが、ソート入出力切り替え回路１
２を介してソート回路７に入力される。出力時には、ソ
ート回路７からバンクアドレスが付与、されたデータが
ソート入出力切り替え回路１２を介して出力レジスタ１
０に格納される。このデータからバンクアドレス（すな
わち識別子）を切り出して読み出しアドレス発生回路１
３に与えろ：とによって。

この読み出しアドレス発生回路１３で、バッファメモリ
１５内の次に読み出すべきデータのアトし・スを決定す
る。この時、出力ｌノジスタ１０に？！）Ｉ：。

れた識別子以外のデータ　（本来ソートしようとし。

ているデータ）は、データ切り替え回路１７を介して、
データ入出力線（ＤＩＯ）：！Ｇから出υする０、二の
時、出力されたデータは、１１順あるいは降順にソート
されている。

次に、マージ段階に於ける木ソーｌ−処理装置各部の動
作を詳細に説明する。本ソート処理装置は。

■相、■用の信号による同期回ｙδで全体がｌＩη成さ
れており、■相、■用からなろ１サイクルで１−】のデ
ータを並びかえる。第１図の２０．２１がすれぞｔシＴ
相、■相のクロック線である。２２け状態信号線であり
、この状態信号・線２２によって初期操作状態と通常操
作状態とを設定する。状ｆｌｌ　（，１号１２２を論理
１ノベルで″ｌ　”に設定すると初期操作状態となり、
初期ソート段階とマージ段階のＩＩＩ期操作に於いて、
ソート回路７にデータを連続して格納する動作または昇
順あるいは降順に連続してデータを抽出する動作のいず
九かを行うことができる。状態信号線２２が論理レベル
で０′″の時は、データの入力操作と出力操作を交互に
行いながらマージする通常操作状態である。

ｆ５５図は、ソート回路７に連続し、てデータを格納す
る初ｉＩ′Ｉ操作の動作を示すタイムチャートである。

連続してデータを格納する場合に、は、バンクアドレス
は、［前のバンクアドレスからインクリメント等の処理
によって一意に決定できるため。

同図に示すように、バンクアドレスの計算→読み出しア
ドレスの計算→データの読み出しの手順に従ってソート
回路７へのデータの格納を１サイクルの間に２回実行で
きる。これにより、ｋウェイのマージソートを行うため
に初期操作で実施するに個のデータのソート回路７への
格納は、に／２す・（クルで完了する。

第６図は、ソート回路７にデータの入力処理と出力処理
を交互に行う通常操作のタイムチャートである。出力処
理によって、ツートロ路７から油出されたデータからバ
ンクアドレスを切り出し。

次に入力するデータのバンクアドレスとする。このバン
クアドレスに基づいて読み出しアドレスを決定し１．バ
ッファメモリ１５からデータを読み出してソート回路７
に入力する。二の１サイクルの間に、Ｗ前のサイクルで
すでに読み出されて人力レジスタ９に保持されているデ
ータむソート回ｖ８７に入力する。このように、データ
の入力処理と出力処理とを１７２サイクルずらして行う
ことにより、アドレス計算とソート回路への入出力を挿
行して行う二とが可能となり、連続し１て各サイクルご
とに１個のデータの入出力が完了する。したがって１本
ソート処理装置では、データ数がＮ個であればＮサイク
ルでマージ操作が行える。

次に９本ソート処理装置各部の詳細な回路構成を示す。

　　゛ 第７図は、第１図に示した制御回路８の詳細図である。

図中の、２７はリセット（、”を目線（Ｒ３Ｔ）。

２８はＯＲゲート、２９はＡＮｒ）ゲート、、１ＩＯ１
：ｔインバータ、３１はアップダウンカウンタ、３２は
フリップフロップ回路である。アップダウンカウンタ３
１は、現在ソート回路７に格納されているデータの数を
示し、ソート回路７に対する入力操作の回数および出力
操作の回数によってカウンタ値が増減する。その結果と
して、現在ソート回路７に格納されているデータの数が
０個であることもし、くけに個であることを検出して、
フリップフロップ回路３２をセットするかある。はりセ
ットする。ブリップフロップ回路３２の出力であるＰＵ
Ｐ信号２５によってソート入出力切り替え回路１２を制
御し、データの入出力方向を決定する。

第８図は第１図に示したソート入出力切り替え回路１２
の詳細図である１図中の点線枠内は、ｌビット分だけを
示しており、３３はトライステートバッファゲートであ
る。ＰＵｒ’信号２５が論理レベルで“ビ°の場合は入
力操作時であり、入力レジスタ９のデータをソート回路
７の入力とする。

・方、　ｒ’Ｕｒ’信号２５が論理レベルで０′°の場
合は出力操作時であり、ツートロ路７の出力データを出
力レジスタ１０に格納する方向にデータの流れを切り替
える。

第９図は第１図に示したバンクアドレス発生回路】２の
詳細図である１図中の３７１はカウンタであり、初期操
作において連続的なバンクアドレスを発生する。出力レ
ジスタ１０から切り出したバンクアドレスとカウンタ３
４で生成し、たアドレスとの切り替えは、状態信ｐｆ線
２２によって行う。

第１Ｏ図および第１１図はそＪＬぞれ第１図のアドレス
切り替え回路１６およびデータ切り替え回路１７の詳細
図である０、これらの回路では、」ｔに給替え制御線（
ＳＴ）１８によってアドレスお上びデータそｔＬぞれの
切り替えを行う。

第１２図は第１図の読み出しアドレス発生回路１３の詳
細図である１本回路は、２騙のカウンタ３５および３６
と多ビットのシフト回路３７１隻ビットの加算回路３８
から構成されている。カウンタ３５け、に個のストリン
グのそれぞれに７，１シて何番口のデータを次に取り出
すかのアドレスを設定するためのカウンタであり、この
アドレスをバンク内アドレスと称する。カウンタ：１Ｇ
はデー夕の読み出しアドレスの内でバンクアドレスより
上位のビットのアドレスを発生するためのカウンタであ
る。多ビットのシフト回路３７は、カウンタ３Ｇの出力
とバンクアドレス（ＢＡ）とを任意の位置にシフトし、
このシフト回路３７の出力を。

多ビットの加算回路３８によってバンク内アドレスと加
えて読み出しアドレス（図中のＡＤＲ）とする、これに
より、２のべき乗のｍ位でストリングを構成するデータ
数を可変とすることができる。

先に説明し、た処理ソート段階では、多ビットのシフト
回路３７によってバンクアドレスを読み出しアドレスの
最下位ビット側に移動する二とによって、初期バンクア
ドレスを用いて、連続するメモリ領域をアクセスする。

第１３図は、第１図の書き込みアドレス発生回路］／の
詳細図である。この回路はカウンタ３９で構成されてお
り、初期ソート段階では、ｐｏｐ償号と同期し、て得ら
れるマージ結果としてのデータを順次連続してバッファ
メモリ１５に格納するための書き込みアドレスを発生す
る。

以上説明した本実施例のソート処理装置はカウンタと切
替回路およびｎＱｌなΔＮＤゲート、ＯＲゲートなどか
ら構成されているため、バイポーラトランジスタやＭｏ
Ｓトランジスタなど、従来既知のｎ路手段を用いて構成
できろ。

以上説明した本発明の実施例では、同一ソート手段を用
いて、初期ソート段階とマージ段階とでデータ全体のソ
ート処理を行う構成を示したが。

初期ソート段階を行うソート″ｆ、ｐ２とマージ段階を
行うソート１段の双方を具備する構成とすること。

あるいはマージ！！１１１のみを行うように構成するこ
とも可能である。

また１本実施例では、１回のマージ操作によってに個の
ストリングを１個のストリングとする場合を示したが、
ソート対象となるデータを十分に格納できるだけの容量
のバッファメモリ１５および前記メモリ＊ｉｔを備える
ことによって１本ソート処理装置を用いた複数回のマー
ジ操作の繰り返しで、に値以上のストリングであっても
容易にソート可能な構成にできる。さらに、Ｊ＋、ソー
ト処理装置を複数台用いて多段接続することによって。

１台のソート処理装置で繰り返しマージ操作をするより
も短時間でソート処理を行うことができる。

この場合には、複数の前段のソート処理装置で得られた
マージ結果すなわちバッファメモリに格納したストリン
グを直接次段のソート処理装置の入力とするように接続
した複数台のソート処理装置で順次マージ操作を行うこ
とにより、マージ操作を波列に実行できるため、全体の
ソート処理時間を短縮できる。

また本実施例では、に個のデータのうちから最大値ある
いは最小値を短時間で抽出する手段として第２図に示し
・た従来技術によるソート回路を適用し、た場合を示た
が、最大値あるいは最小値を抽出する手段としては、連
想メモリなどを適用することも可能である。

また本実施例では、バッファメモリ１５として。

ランダムアクセス可能なメモリを使用し、た場合を示し
たが、二九以外にもストリングを保持し、、Ｊ小値ある
いは最大値から順次データを読み出しあるいはｆ”込み
できるシーケンシャルアクセス可能なデータの保持手段
を適用することもできろ。

また、本実施例のソート処理装置を計算機の付属装置と
し、て接続する場合には、バッファメモリ１５を計′Ｗ
機のメインメモリ等と併用する構成も可能である。

また本実施例では、ソート回路７に入力するデータへの
識別子を付与する操作は、バッファメモリ１５からデー
タを抽出した後に行う構成を例示し、だが、バッファメ
モリ１５ヘス１−リングとして格納する際にあらかじめ
付与、して１．＜構成も容易に実施できる。

〔発明の効果〕

以上説明したように９本発明のソート処理装置では、少
なくともに￥のＹ−夕の）ちがら最小もしくは最大のデ
ータを抽出できるソート″ｆ段と。

あらかじめソート済のデータ列の１個を選択してデータ
を取り出し、取り出したデータに識別子を付与して該ソ
ート手段へ入力する六方処理手段と。

該ソート手段によって抽出したデー９がら識別子を切り
出す出力処理手段をもってソート処理￥ｉ［を構成し、
たことにより、従来技術ではできなかった極めて大きな
マージウェイ数によるマージ操作がデータ数に比例する
時間で実施する二とができる。こすしとともに、同一ソ
ート手段を用いて従来のソート方法による初期ソートを
併用できるようにした・二とにより、ソート対象である
データ数が大量の場合でも少ないマージ操作回数でデー
タ全体をソートできるため、大量のデータを短時間でソ
ートできる利点を有している。また、データそのものに
識別子（バンクアドレス）を付与して扱うために、１個
のストリングを構成するデータ数の制限をなくすことが
でき、従来のソート処理袋ｈ１では扱うことの出来なか
った極めて大量のデータであってもソートできる利点が
ある。

さらに１本発明のソート処理装置は、メモリ。

カウンタ、切り替え回路およびＡＮＤゲート、ＯＲゲー
トなどの従来既知の回路手段を用いて構成でき、バッフ
ァメモリの容量を拡大する。二とにより容易にソート処
理の対象とするデータ数を拡張できるため、従来技術に
よるソート処理装置を拡張するよりも、極めて性能／釧
（８比の高い寝首を実現する二とができる。

【図面の簡単な説明】

第１図は本発明の−・実施１列であるソート処］′ＩＩ
Ｉｖ！装置の構成図、第２図は汎用計ｖＩ機の周辺装置
として使用する従来のソート処理回路の構成図、第３図
は第２図に示したソート処理日′１１１の動作原理図、
第４図は第１図に示したソート処理νｉ盾のｌ１ｌＩ＋
　（’＋’原理図、第５図および第６図は第１ｒｌＩの
ソート処理装置の動作説明用のタイムチャート、第７図
は第１図の制御回路の詳細図、第８図は第１図のソート
入出力切り替え回路の詳細図、第９図は第１図のバンク
アドレス発生回路のａｔ繕図、第１０図は第１図のアド
レス切り替え回路の詳細図、第１１図は第１図のデータ
切り替え回ｖ３の、ｌＹ′ｊ１図、第１２図は第１図の
読み出しアドレス発生回路の詳細図、第１３図は第１図
の書き込みアドレス発生回路の詳細図である。 ７・・・ソート回路、　　８・・・制御回路、　　９　
人力レジスタ、　　　１０・・・出力レジスタ、　　　
１１・・・バンクアドレス発生回路　　１２・・・ソー
ト入出力切り替え回路、　　１３・・・読み出し、アド
レス発生回路、　　　ｌ／ｌ・・・書き込みアトＬ・大
発生回路。 １５・・・バッファメモリ、　　１６・・・アドレス切
り替え回路、　　１７・・・データ切り替え回路。 第　　２　　図 第３図 ＰＵＰ 次旬しＹスフ１０ ２２　　ＩＮＴ ハ”ツ伶メるツ ＡＤＷ　　　　　　ＡＤＲ 第１１図 ｒ　−−−−−−−−／　’１ ＤＷ

Claims (2)

【特許請求の範囲】
1. （１）少なくともｋ個（ｋ＜１：整数）のデータを格納
   でき、該格納データのうちから最小もしくは最大のデー
   タを抽出するソート手段と、昇順もしくは降順にあらか
   じめ並び換えられたｋ個のデータ列のうちから１個のデ
   ータ列を選択して該データ列中の最小もしくは最大のデ
   ータを抽出して前記ソート手段へ入力するとともに、該
   入力するデータにいずれのデータ列から抽出したかを示
   す識別子を付与する入力処理手段と、前記ソート手段に
   より抽出したデータから前記識別子を切り出す出力処理
   手段とを具備し、前記出力処理手段により切り出した該
   識別子にもとづいて前記入力処理手段により選択するデ
   ータ列を決定することにより、ｋ個のデータを昇順もし
   くは降順の１個のデータ列へ並び換えるマージ操作が行
   えるように構成したことを特徴とするソート処理装置。
2. （２）前記ソート手段は、２個の記憶回路と、該記憶回
   路に格納している２個のデータの大小関係を比較する比
   較器と、該比較器の判定結果にもとづいて前記２個の記
   憶回路のうち一方を選択して格納しているデータを転送
   するためのデータ入出力回路とを少なくとも有するユニ
   ットをＬ個（Ｌ≧ｋ／２：整数）一次元接続してなり、
   該一次元接続したユニットの一端から順次行うデータの
   入力操作および出力操作に同期し、該ユニットのそれぞ
   れで並列に比較器による比較と入出力回路による隣接ユ
   ニットへの転送を行うことにより、ｋ個の入力操作で格
   納したｋ個のデータのうちから１回の出力操作で最小も
   しくは最大データを抽出することを特徴とする特許請求
   の範囲第１項記載のソート処理装置。