JPH0465912A - デシメーション回路 - Google Patents
デシメーション回路Info
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- JPH0465912A JPH0465912A JP2175116A JP17511690A JPH0465912A JP H0465912 A JPH0465912 A JP H0465912A JP 2175116 A JP2175116 A JP 2175116A JP 17511690 A JP17511690 A JP 17511690A JP H0465912 A JPH0465912 A JP H0465912A
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- 238000000605 extraction Methods 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 12
- 239000000284 extract Substances 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 description 26
- 230000001360 synchronised effect Effects 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000008929 regeneration Effects 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、デシメーション回路に関し、例えば、インマ
ルサット等で用いられる２相位相変調方式における変調
信号をディジタル信号に変換し、復調処理をディジタル
的に行う場合に、このディジタル信号を受信データから
再生されるシンボルクロックに同期させるデシメーショ
ン回路に間する。
ルサット等で用いられる２相位相変調方式における変調
信号をディジタル信号に変換し、復調処理をディジタル
的に行う場合に、このディジタル信号を受信データから
再生されるシンボルクロックに同期させるデシメーショ
ン回路に間する。
Ｂ０発明の概要
本発明に係るデシメーション回路では、第１のサンプリ
ングクロックを用いて受信変調信号をディジタル信号に
変換して得られる第１のサンプル値を制御可能な時刻で
補間して第２のサンプル値を形成すると共に、第２のサ
ンプル値をシンボルクロックの整数倍の周波数を有する
第２のサンプリングクロックに同期して出力する補間手
段と、補間手段からの第２のサンプル値の包絡線信号を
抽出する包絡線抽出手段と、包絡線抽出手段からの第２
のサンプル値の包絡線信号とシンボルクロックの位相差
を検出する位相検出手段と、位相検出手段からの第２の
サンプル値の包絡線信号とシンボルクロックの位相差に
基づいて補間手段の補間時刻を制御する制御手段とを有
し、制御手段により位相検出手段からの位相差が零とな
るように補間手段の補間時刻を制御して第２のサンプル
値を出力することにより、シンボルクロックに同期した
第２のサンプル値を得ることができ、アナログ／ディジ
タル変換手段用の第１のサンプリングクロックを自由に
設定することができるようにしたものである。
ングクロックを用いて受信変調信号をディジタル信号に
変換して得られる第１のサンプル値を制御可能な時刻で
補間して第２のサンプル値を形成すると共に、第２のサ
ンプル値をシンボルクロックの整数倍の周波数を有する
第２のサンプリングクロックに同期して出力する補間手
段と、補間手段からの第２のサンプル値の包絡線信号を
抽出する包絡線抽出手段と、包絡線抽出手段からの第２
のサンプル値の包絡線信号とシンボルクロックの位相差
を検出する位相検出手段と、位相検出手段からの第２の
サンプル値の包絡線信号とシンボルクロックの位相差に
基づいて補間手段の補間時刻を制御する制御手段とを有
し、制御手段により位相検出手段からの位相差が零とな
るように補間手段の補間時刻を制御して第２のサンプル
値を出力することにより、シンボルクロックに同期した
第２のサンプル値を得ることができ、アナログ／ディジ
タル変換手段用の第１のサンプリングクロックを自由に
設定することができるようにしたものである。
Ｃ０従来の技術
変調信号、例えばインマルサントシステム等で用いられ
る２相位相変調（以下Ｂ Ｐ Ｓ Ｋ ： Ｂｉｎａｒ
ｙＰｈａｓｅ ５ｈｉｆｔ Ｋｅｙｉｎｇという）方式
等におけるディジタル変調された受信信号を、ディジタ
ル信号処理により復調する場合、受信変調信号をアナロ
グ／ディジタル変換回路（以下Ａ／Ｄ変換回路という）
においてディジタル信号に変換し、例えばディジタルシ
グナルプロセソサ（以下ＤＳＰという）等を用いて復調
処理をディジタル的に行っている。
る２相位相変調（以下Ｂ Ｐ Ｓ Ｋ ： Ｂｉｎａｒ
ｙＰｈａｓｅ ５ｈｉｆｔ Ｋｅｙｉｎｇという）方式
等におけるディジタル変調された受信信号を、ディジタ
ル信号処理により復調する場合、受信変調信号をアナロ
グ／ディジタル変換回路（以下Ａ／Ｄ変換回路という）
においてディジタル信号に変換し、例えばディジタルシ
グナルプロセソサ（以下ＤＳＰという）等を用いて復調
処理をディジタル的に行っている。
ところで、この場合、上記ＤＳＰの構成やＤＳＰ内の演
算処理を簡単にするために、上記Ａ／Ｄ変換回路に供給
するサンプリングクロックを例えば受信データから再生
される所謂シンボルクロックに同期するようにしている
。
算処理を簡単にするために、上記Ａ／Ｄ変換回路に供給
するサンプリングクロックを例えば受信データから再生
される所謂シンボルクロックに同期するようにしている
。
具体的には、復調回路は、第３図に示すように、Ａ／Ｄ
変換回路５２、ＤＳＰ５３、クロック発生回路５４から
構成される。
変換回路５２、ＤＳＰ５３、クロック発生回路５４から
構成される。
そして、上記Ａ／Ｄ変換回路５２は、端子５１を介して
供給される例えばＢＰＳＫ変調信号を、クロツタ発生回
路５４からのサンプリングクロックでサンプリングして
ディジタル信号に変換し、このディジタル信号を上記Ｄ
ＳＰ５３に送る。該ＤＳＰ５３はこのディジタル信号を
用いて演算処理を行いＢＳＰＫ復調処理をディジタル的
に行う。
供給される例えばＢＰＳＫ変調信号を、クロツタ発生回
路５４からのサンプリングクロックでサンプリングして
ディジタル信号に変換し、このディジタル信号を上記Ｄ
ＳＰ５３に送る。該ＤＳＰ５３はこのディジタル信号を
用いて演算処理を行いＢＳＰＫ復調処理をディジタル的
に行う。
そして、この場合、上記クロック発生回路５４で発生す
るサンプリングクロックを、上述したように、上記ＤＳ
Ｐ５３内で再生されるシンボルクロックに同期するよう
にしている。
るサンプリングクロックを、上述したように、上記ＤＳ
Ｐ５３内で再生されるシンボルクロックに同期するよう
にしている。
Ｄ０発明が解決しようとする課題
以上のように、従来の例えばＢＰＳＫ復調回路では、上
述したように、ＤＳＰ５３の構成やＤＳＰ５３内の演算
処理を簡単にするためにＡ／Ｄ変換回路５２用のサンプ
リングクロックをシンボルクロックに同期させるように
クロック発生回路５４を制御する必要があった。
述したように、ＤＳＰ５３の構成やＤＳＰ５３内の演算
処理を簡単にするためにＡ／Ｄ変換回路５２用のサンプ
リングクロックをシンボルクロックに同期させるように
クロック発生回路５４を制御する必要があった。
また、例えば、送信用クロック発生回路と上記サンプリ
ングクロック用のクロック発生回路５４とを共用して装
置の経済性の向上を図る場合、上述したようにサンプリ
ングクロックをシンボルクロックに同期させると、送信
用クロックの周波数を自由に設定できず、また簡単に変
更することができなった。
ングクロック用のクロック発生回路５４とを共用して装
置の経済性の向上を図る場合、上述したようにサンプリ
ングクロックをシンボルクロックに同期させると、送信
用クロックの周波数を自由に設定できず、また簡単に変
更することができなった。
本発明は、このような実情に鑑みてなされたものであり
、シンボルクロックに依存しないＡ／Ｄ変換回路用のサ
ンプリングクロ・７りを用いてもシンボルクロックに同
期したサンプル値を得ることができ、Ａ／Ｄ変換回路用
のサンプリングクロックをシンボルクロックに同期する
ように制御する必要がないデシメーション回路の提供を
目的とする。
、シンボルクロックに依存しないＡ／Ｄ変換回路用のサ
ンプリングクロ・７りを用いてもシンボルクロックに同
期したサンプル値を得ることができ、Ａ／Ｄ変換回路用
のサンプリングクロックをシンボルクロックに同期する
ように制御する必要がないデシメーション回路の提供を
目的とする。
Ｅ０課題を解決するための手段
上記課題を解決するために、本発明に係るデシメーショ
ン回路では、第１のサンプリングクロックを用いて受信
変調信号をディジタル信号に変換して得られる第１のサ
ンプル値を制御可能な時刻で補間して第２のサンプル値
を形成すると共に、該第２のサンプル値をシンボルクロ
ックの整数倍の周波数を有する第２のサンプリングクロ
ックに同期して出力する補間手段と、該補間手段からの
第２のサンプル値の包絡線信号を抽出する包絡線抽出手
段と、該包絡線抽出手段からの第２のサンプル値の包絡
線信号と上記シンボルクロックの位相差を検出する位相
検出手段と、該位相検出手段からの第２のサンプル値の
包絡線信号とシンボルクロックの位相差に基づいて上記
補間手段の補間時刻を制御する制御手段とを有し、制御
手段により上記位相検出手段からの位相差が零となるよ
うに上記補間手段の補間時刻を制御して上記第２のサン
プル値を出力することを特徴とする。
ン回路では、第１のサンプリングクロックを用いて受信
変調信号をディジタル信号に変換して得られる第１のサ
ンプル値を制御可能な時刻で補間して第２のサンプル値
を形成すると共に、該第２のサンプル値をシンボルクロ
ックの整数倍の周波数を有する第２のサンプリングクロ
ックに同期して出力する補間手段と、該補間手段からの
第２のサンプル値の包絡線信号を抽出する包絡線抽出手
段と、該包絡線抽出手段からの第２のサンプル値の包絡
線信号と上記シンボルクロックの位相差を検出する位相
検出手段と、該位相検出手段からの第２のサンプル値の
包絡線信号とシンボルクロックの位相差に基づいて上記
補間手段の補間時刻を制御する制御手段とを有し、制御
手段により上記位相検出手段からの位相差が零となるよ
うに上記補間手段の補間時刻を制御して上記第２のサン
プル値を出力することを特徴とする。
Ｆ９作用
本発明に係るデシメーション回路では、第２のサンプル
値の包絡線信号とシンボルクロックの位相差が零となる
ように、補間手段の補間時刻を制御することにより、シ
ンボルクロックに同期した第２のサンプル値を出力する
。
値の包絡線信号とシンボルクロックの位相差が零となる
ように、補間手段の補間時刻を制御することにより、シ
ンボルクロックに同期した第２のサンプル値を出力する
。
Ｇ、実施例
以下、本発明に係るデシメーション回路の一実施例を図
面を参照しながら説明する。
面を参照しながら説明する。
この実施例は、本発明に係るデシメーション回路を、例
えば上述したインマルサソトシステム等における２相位
相変調（以下ＢＰＳＫ変調という）信号を復調する復調
回路に適用したものであり、第１図は復調回路のブロッ
ク回路を示している。
えば上述したインマルサソトシステム等における２相位
相変調（以下ＢＰＳＫ変調という）信号を復調する復調
回路に適用したものであり、第１図は復調回路のブロッ
ク回路を示している。
すなわち、この復調回路は、第１図に示すように、受信
されるＢＰＳＫ変調信号をディジタル信号に変換するア
ナログ／ディジタル変換回路（以下Ａ／Ｄ変換回路とい
う）１０と、例えばディジタルシグナルプロセッサ（以
下ＤＳＰという）からなり、ディジタル的に復調処理を
行うＤＳＰ２０と、上記Ａ／Ｄ変換回路１０に周期Ｔ、
の第１のサンプリングクロックを供給するクロック発生
回路１１とから構成され、ＢＰＳＫ変調信号が端子ｌを
介して上記Ａ／Ｄ変換回路１０に供給され、上記ＤＳＰ
２０によって復調された受信データが端子４を介して出
力されるようになっている。
されるＢＰＳＫ変調信号をディジタル信号に変換するア
ナログ／ディジタル変換回路（以下Ａ／Ｄ変換回路とい
う）１０と、例えばディジタルシグナルプロセッサ（以
下ＤＳＰという）からなり、ディジタル的に復調処理を
行うＤＳＰ２０と、上記Ａ／Ｄ変換回路１０に周期Ｔ、
の第１のサンプリングクロックを供給するクロック発生
回路１１とから構成され、ＢＰＳＫ変調信号が端子ｌを
介して上記Ａ／Ｄ変換回路１０に供給され、上記ＤＳＰ
２０によって復調された受信データが端子４を介して出
力されるようになっている。
また、上記ＤＳＰ２０は、第１ＩＩに示すように、上記
Ａ／Ｄ変換回路１０からのディジタル信号に変換された
ＢＰＳＫ変調信号を例えば同期検波する乗算回路２１及
びローパスフィルタ（以下ＬＰＦという）２２と、該検
波後の第１のサンプリングクロックに同期した第１のサ
ンプル値を用いて、シンボルクロックの整数倍の周波数
を有し、周期Ｔ２の第２のサンプリングクロックに同期
した第２のサンプル値を形成するデシメーション回路３
０と、該第２のサンプル値を用いて受信データを再生す
るデータ再生回路２３と、上記乗算回路２１に同期検波
用の搬送波を供給する電圧制御発振回路（以下ｖＣＯと
いう）２４と、上記デシメーション回路３０に受信デー
タから再生される所謂シンボルクロックを供給すると共
に、例えば受信信号からバースト的に再生される搬送波
の位相情報を上記ＶＣＯ２４に供給するクロック再生回
路２５とを有し、上記Ａ／Ｄ変換回路１０からのディジ
タル信号に変換されたＢＰＳＫ変調信号を同期検波し、
上述したように、復調した受信データを端子４を介して
出力するようになっている。
Ａ／Ｄ変換回路１０からのディジタル信号に変換された
ＢＰＳＫ変調信号を例えば同期検波する乗算回路２１及
びローパスフィルタ（以下ＬＰＦという）２２と、該検
波後の第１のサンプリングクロックに同期した第１のサ
ンプル値を用いて、シンボルクロックの整数倍の周波数
を有し、周期Ｔ２の第２のサンプリングクロックに同期
した第２のサンプル値を形成するデシメーション回路３
０と、該第２のサンプル値を用いて受信データを再生す
るデータ再生回路２３と、上記乗算回路２１に同期検波
用の搬送波を供給する電圧制御発振回路（以下ｖＣＯと
いう）２４と、上記デシメーション回路３０に受信デー
タから再生される所謂シンボルクロックを供給すると共
に、例えば受信信号からバースト的に再生される搬送波
の位相情報を上記ＶＣＯ２４に供給するクロック再生回
路２５とを有し、上記Ａ／Ｄ変換回路１０からのディジ
タル信号に変換されたＢＰＳＫ変調信号を同期検波し、
上述したように、復調した受信データを端子４を介して
出力するようになっている。
さらに、上記デシメーション回路３０は、第１図に示す
ように、上記ＬＰＦ２２からの第１のサンプル値を制御
可能な時刻で補間して第２のサンプル値を形成する補間
回路３１と、第２のサンプル値の包絡線信号を抽出する
エンヘロープ抽出回路３２と、該包絡線信号と上記クロ
ック再生回路２５からのシンボルクロックの位相差を検
出する乗算回路３３と、所定のループゲインを有するル
ープフィルタ３４と、該ループフィルタ３４を介して供
給される位相差と端子２を介して供給される定数Ｋを加
算する加算回路３５と、加算回路３５の出力を−π〜＋
πの範囲で累積する積分回路３６と、積分回路３６の出
力に基づいて上記補間回路３１の補間処理を行う時刻（
以下補間時刻という）を決定する時刻換算回路３７とか
ら構成され、上述したように、上記ＬＰＦ２２からの検
波後の第１のサンプル値を用いて周期Ｔ！の第２のサン
プリングクロックに同期した第２のサンプル値を形成し
て端子３を介して上記データ再生回路２３、クロック再
生回路２５に供給するようになっている。すなわち、第
１図に示すように、上記積分回路３６と時間換算回路３
７は周期Ｔ１の第１のサンプリングクロックに同期して
動作し、上記エンベロープ抽出回路３２〜加算回路３５
は周期Ｔ、の第２のサンプリングクロックに同期して動
作し、上記補間回路３１は周期Ｔ１の第１のサンプリン
グクロックに同期した第１のサンプル値を用いて周期Ｔ
！の第２のサンプリングクロックに同期した第２のサン
プル値を形成するようになっている。
ように、上記ＬＰＦ２２からの第１のサンプル値を制御
可能な時刻で補間して第２のサンプル値を形成する補間
回路３１と、第２のサンプル値の包絡線信号を抽出する
エンヘロープ抽出回路３２と、該包絡線信号と上記クロ
ック再生回路２５からのシンボルクロックの位相差を検
出する乗算回路３３と、所定のループゲインを有するル
ープフィルタ３４と、該ループフィルタ３４を介して供
給される位相差と端子２を介して供給される定数Ｋを加
算する加算回路３５と、加算回路３５の出力を−π〜＋
πの範囲で累積する積分回路３６と、積分回路３６の出
力に基づいて上記補間回路３１の補間処理を行う時刻（
以下補間時刻という）を決定する時刻換算回路３７とか
ら構成され、上述したように、上記ＬＰＦ２２からの検
波後の第１のサンプル値を用いて周期Ｔ！の第２のサン
プリングクロックに同期した第２のサンプル値を形成し
て端子３を介して上記データ再生回路２３、クロック再
生回路２５に供給するようになっている。すなわち、第
１図に示すように、上記積分回路３６と時間換算回路３
７は周期Ｔ１の第１のサンプリングクロックに同期して
動作し、上記エンベロープ抽出回路３２〜加算回路３５
は周期Ｔ、の第２のサンプリングクロックに同期して動
作し、上記補間回路３１は周期Ｔ１の第１のサンプリン
グクロックに同期した第１のサンプル値を用いて周期Ｔ
！の第２のサンプリングクロックに同期した第２のサン
プル値を形成するようになっている。
つぎに、上述のような構成を有する上記デシメーション
回路３０の具体的な動作について説明する。
回路３０の具体的な動作について説明する。
例えば、端子１を介して供給されるＢＰＳＫ変調信号の
変調レート、すなわちデータ速度を１２００ｂｐｓとし
、クロック発生回路１１からの第１のサンプリングクロ
ックの周期Ｔ、を例えば１０．７２１１０９８０μｓと
すると、Ａ／Ｄ変換回路１０においてこの第１のサンプ
リングクロックを用いてディジタル信号に変換された後
、乗算回路２１及びＬＰＦ２２において検波された第１
のサンプル値は、第２図Ｂに示すように、所謂ベースハ
ント信号を第２図Ａに示す周期Ｔ、の第１のサンプリン
グクロックでサンプリングした波形となる。
変調レート、すなわちデータ速度を１２００ｂｐｓとし
、クロック発生回路１１からの第１のサンプリングクロ
ックの周期Ｔ、を例えば１０．７２１１０９８０μｓと
すると、Ａ／Ｄ変換回路１０においてこの第１のサンプ
リングクロックを用いてディジタル信号に変換された後
、乗算回路２１及びＬＰＦ２２において検波された第１
のサンプル値は、第２図Ｂに示すように、所謂ベースハ
ント信号を第２図Ａに示す周期Ｔ、の第１のサンプリン
グクロックでサンプリングした波形となる。
また、例えば、第２のサンプリングクロックの周波数を
シンボルクロックの周波数、すなわち上記データ速度の
８倍とすると、第２のサンプリングクロックの周期Ｔ２
は１０４．１６６６６７ （・１÷（８Ｘ１２００））
μＳとなる。そして、補間回路３１は、例えば、第２図
Ｂに示すように、時刻換算回路３７によって制御される
補間処理を行う各補間時刻ｔ８、ｔ２、ｔｌ、ｔ４、・
・・における前後の第１のサンプル値の補間、すなわち
平均を取り、この平均値（第２図Ｂのｘ印で示す）を第
２のサンプル値として第２図りに示す周期Ｔｔの第２の
サンプリングクロックに同期して出力する。
シンボルクロックの周波数、すなわち上記データ速度の
８倍とすると、第２のサンプリングクロックの周期Ｔ２
は１０４．１６６６６７ （・１÷（８Ｘ１２００））
μＳとなる。そして、補間回路３１は、例えば、第２図
Ｂに示すように、時刻換算回路３７によって制御される
補間処理を行う各補間時刻ｔ８、ｔ２、ｔｌ、ｔ４、・
・・における前後の第１のサンプル値の補間、すなわち
平均を取り、この平均値（第２図Ｂのｘ印で示す）を第
２のサンプル値として第２図りに示す周期Ｔｔの第２の
サンプリングクロックに同期して出力する。
ところで、上記補間時刻ｔ１、ｔ２、ｔ３、ｔ４、・・
・の制御は、以下のようにして行う。
・の制御は、以下のようにして行う。
上述したように、エンヘロープ抽出回３２で抽出した第
２のサンプル値の包絡線信号は、上述した変調レートの
スペクトラム成分を含む。そして、この包絡線信号とク
ロック再生回路２５からのシンボルクロックの位相差を
乗算回路３３で検出し、この位相差をループフィルタ３
４を介して加算回路３５に供給する。
２のサンプル値の包絡線信号は、上述した変調レートの
スペクトラム成分を含む。そして、この包絡線信号とク
ロック再生回路２５からのシンボルクロックの位相差を
乗算回路３３で検出し、この位相差をループフィルタ３
４を介して加算回路３５に供給する。
そして、積分回路３６で累積される累積値が第２のサン
プリングクロックの周期Ｔ２内で＝π〜πの範囲で変化
するように、端子２を介して供給される定数Ｋを例えば
８ω／ＴＩ（但しω−１２００÷２πとする）とし、加
算回路３５において上記位相差に定数Ｋを加算する。こ
の加算値を第１のサンプリングクロックに同期して積分
回路３６で累積する。この結果、積分回路３６での累積
値は、第２図Ｃに示すように、第１のサンプリングクロ
ックに同期し、その変化の割合が”位相差＋に２となり
、周期Ｔ２内において一π〜πの範囲で巡回する値とな
る。
プリングクロックの周期Ｔ２内で＝π〜πの範囲で変化
するように、端子２を介して供給される定数Ｋを例えば
８ω／ＴＩ（但しω−１２００÷２πとする）とし、加
算回路３５において上記位相差に定数Ｋを加算する。こ
の加算値を第１のサンプリングクロックに同期して積分
回路３６で累積する。この結果、積分回路３６での累積
値は、第２図Ｃに示すように、第１のサンプリングクロ
ックに同期し、その変化の割合が”位相差＋に２となり
、周期Ｔ２内において一π〜πの範囲で巡回する値とな
る。
そこで、時刻換算回路３７において、積分回路の累積値
が零となる時刻ｔ１、ｔ２、ｔｌ、ｔｌ、・・を検出し
、この検出時刻ｔ１、ｔ２、Ｌ３、ｔ４、・・・を補間
を行う時刻として補間回路３１に供給する。そして、上
述したように、この補間時刻ｔ１、Ｌ２、ｔｌ、ｔ４、
・・・の例えば前後の第１のサンプル値を平均し、この
平均値を第２のサンプル値として第２のサンプリングク
ロックに同期して出力する。この結果、クロック再生回
路２５からのシンボルクロックの位相と第２のサンプル
値の包絡線信号の位相がずれていれば、そのずれを補正
するように補間時刻が選択され、最終的には、第２のサ
ンプル値の包絡線信号がシンボルクロックに同期した第
２のサンプル値を得ることができる。
が零となる時刻ｔ１、ｔ２、ｔｌ、ｔｌ、・・を検出し
、この検出時刻ｔ１、ｔ２、Ｌ３、ｔ４、・・・を補間
を行う時刻として補間回路３１に供給する。そして、上
述したように、この補間時刻ｔ１、Ｌ２、ｔｌ、ｔ４、
・・・の例えば前後の第１のサンプル値を平均し、この
平均値を第２のサンプル値として第２のサンプリングク
ロックに同期して出力する。この結果、クロック再生回
路２５からのシンボルクロックの位相と第２のサンプル
値の包絡線信号の位相がずれていれば、そのずれを補正
するように補間時刻が選択され、最終的には、第２のサ
ンプル値の包絡線信号がシンボルクロックに同期した第
２のサンプル値を得ることができる。
以上のように、本発明に係るデシメーション回路では、
Ａ／Ｄ変換回路１０において第１のサンプリングクロッ
クを用いて受信変調信号をディジタル信号に変換した彼
、検波して第１のサンプル値を形成し、補間回路３１に
おいて制御可能な時刻で補間して第２のサンプル値を形
成すると共に、該第２のサンプル値をシンボルクロック
の整数倍の周波数を有する第２のサンプリングクロック
に同期して出力する。そしてこのとき、エンベロープ抽
出回路３２において補間回路３１からの第２のサンプル
値の包絡線信号を抽出し、乗算回路３３においてこの第
２のサンプル値の包絡線信号とシンボルクロックの位相
差を検出し、制御回路によってこの第２のサンプル値の
包絡線信号とシンボルクロックの位相差が零となるよう
に補間回路３１の補間時刻を制御することにより、シン
ボルクロックに同期した第２のサンプル値を得ることが
でき、Ａ／Ｄ変換回路ｌＯ用の第１のサンプリングクロ
ックの周期Ｔ１を、シンボルクロックに依存せず、自由
に設定することができる。また、このようにアナログ／
ディジタル変換手段用の第１のサンプリングクロックの
周３ｔ１１ Ｔ ｌ を自由に設定することができるこ
とにより、例えば、この第１のサンプリングクロックを
送信用クロック発生回路から得るようにして装置の経済
性の向上を図ることができる。
Ａ／Ｄ変換回路１０において第１のサンプリングクロッ
クを用いて受信変調信号をディジタル信号に変換した彼
、検波して第１のサンプル値を形成し、補間回路３１に
おいて制御可能な時刻で補間して第２のサンプル値を形
成すると共に、該第２のサンプル値をシンボルクロック
の整数倍の周波数を有する第２のサンプリングクロック
に同期して出力する。そしてこのとき、エンベロープ抽
出回路３２において補間回路３１からの第２のサンプル
値の包絡線信号を抽出し、乗算回路３３においてこの第
２のサンプル値の包絡線信号とシンボルクロックの位相
差を検出し、制御回路によってこの第２のサンプル値の
包絡線信号とシンボルクロックの位相差が零となるよう
に補間回路３１の補間時刻を制御することにより、シン
ボルクロックに同期した第２のサンプル値を得ることが
でき、Ａ／Ｄ変換回路ｌＯ用の第１のサンプリングクロ
ックの周期Ｔ１を、シンボルクロックに依存せず、自由
に設定することができる。また、このようにアナログ／
ディジタル変換手段用の第１のサンプリングクロックの
周３ｔ１１ Ｔ ｌ を自由に設定することができるこ
とにより、例えば、この第１のサンプリングクロックを
送信用クロック発生回路から得るようにして装置の経済
性の向上を図ることができる。
Ｈ３発明の効果
以上の説明からも明らかなように、本発明に係るデシメ
ーション回路では、補間手段において、第１のサンプリ
ングクロックを用いて受信変調信号をディジタル信号に
変換して得られる第１のサンプル値を制御可能な時刻で
補間して第２のサンプル値を形成すると共に、該第２の
サンプル値をシンボルクロックの整数倍の周波数を有す
る第２のサンプリングクロックに同期して出力する。そ
してこのとき、包絡線抽出手段において補間手段からの
第２のサンプル値の包絡線信号を抽出し、位相検出手段
において包絡線抽出手段からの第２のサンプル値の包絡
線信号とシンボルクロックの位相差を検出し、制御手段
により位相検出手段からの第２のサンプル値の包絡線信
号とシンボルクロックの位相差が零となるように上記補
間手段の補間時刻を制御して第２のサンプル値を出力す
ることにより、シンボルクロックに同期した第２のサン
プル値を得ることができ、アナログ／ディジタル変換用
の第１のサンプリングクロックの周期を、シンボルクロ
ックに依存せず、自由に設定スることができる。また、
このようにアナログ／ディジタル変換用の第１のサンプ
リングクロックの周期を自由に設定することができるこ
とにより、例えば、第１のサンプリングクロックを送信
用クロック発生回路から得るようにして装置の経済性の
向上を図ることができる。
ーション回路では、補間手段において、第１のサンプリ
ングクロックを用いて受信変調信号をディジタル信号に
変換して得られる第１のサンプル値を制御可能な時刻で
補間して第２のサンプル値を形成すると共に、該第２の
サンプル値をシンボルクロックの整数倍の周波数を有す
る第２のサンプリングクロックに同期して出力する。そ
してこのとき、包絡線抽出手段において補間手段からの
第２のサンプル値の包絡線信号を抽出し、位相検出手段
において包絡線抽出手段からの第２のサンプル値の包絡
線信号とシンボルクロックの位相差を検出し、制御手段
により位相検出手段からの第２のサンプル値の包絡線信
号とシンボルクロックの位相差が零となるように上記補
間手段の補間時刻を制御して第２のサンプル値を出力す
ることにより、シンボルクロックに同期した第２のサン
プル値を得ることができ、アナログ／ディジタル変換用
の第１のサンプリングクロックの周期を、シンボルクロ
ックに依存せず、自由に設定スることができる。また、
このようにアナログ／ディジタル変換用の第１のサンプ
リングクロックの周期を自由に設定することができるこ
とにより、例えば、第１のサンプリングクロックを送信
用クロック発生回路から得るようにして装置の経済性の
向上を図ることができる。
第１図は本発明に係るデシメーション回路を適用した復
調回路のブロック回路であり、第２図は第１図に示すＬ
ＰＦ２２及び積分回路３６の各出力波形を示す図であり
、第３図は従来のＡ／Ｄ変換回路用のサンプリングクロ
ックの制御方法を説明するための復調回路のブロック回
路図である。 ３６ ・・・・積分回路 ３５ ・・・・時刻換算回路
調回路のブロック回路であり、第２図は第１図に示すＬ
ＰＦ２２及び積分回路３６の各出力波形を示す図であり
、第３図は従来のＡ／Ｄ変換回路用のサンプリングクロ
ックの制御方法を説明するための復調回路のブロック回
路図である。 ３６ ・・・・積分回路 ３５ ・・・・時刻換算回路
Claims (1)
- 【特許請求の範囲】 第１のサンプリングクロックを用いて受信変調信号をデ
ィジタル信号に変換して得られる第１のサンプル値を制
御可能な時刻で補間して第２のサンプル値を形成すると
共に、該第２のサンプル値をシンボルクロックの整数倍
の周波数を有する第２のサンプリングクロックに同期し
て出力する補間手段と、 該補間手段からの第２のサンプル値の包絡線信号を抽出
する包絡線抽出手段と、 該包絡線抽出手段からの第２のサンプル値の包絡線信号
と上記シンボルクロックの位相差を検出する位相検出手
段と、 該位相検出手段からの第２のサンプル値の包絡線信号と
シンボルクロックの位相差に基づいて上該制御手段によ
り上記位相検出手段からの位相差が零となるように上記
補間手段の補間時刻を制御して上記第２のサンプル値を
出力することを特徴とするデシメーション回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175116A JPH0465912A (ja) | 1990-07-02 | 1990-07-02 | デシメーション回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175116A JPH0465912A (ja) | 1990-07-02 | 1990-07-02 | デシメーション回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465912A true JPH0465912A (ja) | 1992-03-02 |
Family
ID=15990552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2175116A Pending JPH0465912A (ja) | 1990-07-02 | 1990-07-02 | デシメーション回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465912A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103343B2 (en) | 2000-07-05 | 2006-09-05 | Infineon Technologies Ag | Receiver, in particular for mobile radio |
| USRE41583E1 (en) | 1998-10-22 | 2010-08-24 | Infineon Technologies Ag | Frequency-stabilized transceiver configuration |
-
1990
- 1990-07-02 JP JP2175116A patent/JPH0465912A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41583E1 (en) | 1998-10-22 | 2010-08-24 | Infineon Technologies Ag | Frequency-stabilized transceiver configuration |
| US7103343B2 (en) | 2000-07-05 | 2006-09-05 | Infineon Technologies Ag | Receiver, in particular for mobile radio |
| US7634245B2 (en) | 2000-07-05 | 2009-12-15 | Infineon Technologies Ag | Receiver, in particular for mobile radio |
| US7792504B2 (en) | 2000-07-05 | 2010-09-07 | Infineon Technologies Ag | Transmitter and transceiver, in particular for mobile radio, and transmission method |
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