JPH0465167A - 半導体装置 - Google Patents
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- JPH0465167A JPH0465167A JP2179212A JP17921290A JPH0465167A JP H0465167 A JPH0465167 A JP H0465167A JP 2179212 A JP2179212 A JP 2179212A JP 17921290 A JP17921290 A JP 17921290A JP H0465167 A JPH0465167 A JP H0465167A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置に関し、特に、導電配線層と電
気的接続部を有する多結晶シリコン層を含む半導体装置
に関するものである。
気的接続部を有する多結晶シリコン層を含む半導体装置
に関するものである。
［従来の技術］
従来から、ＭＯＳ （Ｍｅｔａｌ ＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）型の集積回路のトランジスタ間
を分離する部分すなわちフィールド部分には、厚いフィ
ールド酸化膜を形成して、素子分離を行なっている。こ
のフィールド酸化膜を形成する方法として、シリコン窒
化膜（Ｓ ｉ３ Ｎ４膜）の耐酸化性が強い性質を利用
して、シリコン基板表面の一部に選択的に熱酸化膜を形
成する、いわゆるＬＯＣｏＳ（Ｌｏｃａｌ ０ｘｉｄ
ｅｏｆ ５ｉｌｉｃｏｎ）法が代表的に用いられてい
る。しかしながら、このＬＯＣｏＳ法においては、断面
が鳥のくちばし状になるいわゆるバーズビークが形成さ
れるためなどの理由により、半導体装置の集積度の向上
の妨げとなるという問題があった。そこで近年、ＬＯＣ
ｏＳなどのようなフィールド酸化膜に代わる素子分離手
段として、いわゆるフィールドシールドを用いる方法が
使用されるようになってきている。このフィールドシー
ルドは、フィールド部の半導体基板上に、薄い酸化膜を
介在させて形成された多結晶シリコンなどの導電層から
なるシールド電極にバイアス電圧を印加して、素子分離
を図るものである。この方法によれば、ＬＯＧＯ３法な
どのフィールド酸化膜を用いる方法に比べて、より狭い
面積のフィールド部で素子分離を可能にするため、高集
積化を図る上で優れている。
ｉｃｏｎｄｕｃｔｏｒ）型の集積回路のトランジスタ間
を分離する部分すなわちフィールド部分には、厚いフィ
ールド酸化膜を形成して、素子分離を行なっている。こ
のフィールド酸化膜を形成する方法として、シリコン窒
化膜（Ｓ ｉ３ Ｎ４膜）の耐酸化性が強い性質を利用
して、シリコン基板表面の一部に選択的に熱酸化膜を形
成する、いわゆるＬＯＣｏＳ（Ｌｏｃａｌ ０ｘｉｄ
ｅｏｆ ５ｉｌｉｃｏｎ）法が代表的に用いられてい
る。しかしながら、このＬＯＣｏＳ法においては、断面
が鳥のくちばし状になるいわゆるバーズビークが形成さ
れるためなどの理由により、半導体装置の集積度の向上
の妨げとなるという問題があった。そこで近年、ＬＯＣ
ｏＳなどのようなフィールド酸化膜に代わる素子分離手
段として、いわゆるフィールドシールドを用いる方法が
使用されるようになってきている。このフィールドシー
ルドは、フィールド部の半導体基板上に、薄い酸化膜を
介在させて形成された多結晶シリコンなどの導電層から
なるシールド電極にバイアス電圧を印加して、素子分離
を図るものである。この方法によれば、ＬＯＧＯ３法な
どのフィールド酸化膜を用いる方法に比べて、より狭い
面積のフィールド部で素子分離を可能にするため、高集
積化を図る上で優れている。
以下、従来のフィールドシールドによる素子分離領域の
構造およびその形成工程を、第５Ａ図。
構造およびその形成工程を、第５Ａ図。
第５Ｂ図、第６Ａ図ないし第６Ｈ図を参照しながら説明
する。
する。
従来のフィールドシールドにより素子分離構造は、たと
えば第５Ａ図および第５Ｂｆｆｆｌに示すようになって
いた。この従来のフィールドシールドによる素子分離構
造は、これらの図を参照して、たとえば単結晶ｐ型シリ
コンなどからなる半導体基板１の表面上に、５００Ａ程
度の厚さの酸化膜２を介在させて、不純物をドープした
多結晶シリコンからなるフィールドシールド電極３が、
ＣＶＤ法などによって２０００人程度０厚さで形成され
ている。このフィールドシールド電極３は、約２０００
Ａの厚さの酸化膜４で覆われており、この酸化膜４の表
面にゲート電極６がパターンニング形成されている。こ
のゲート電極は、フィールドシールド電極３によって分
離絶縁された活性領域においては、数１００人の厚さの
ゲート絶縁膜５を介在させて、半導体基板１表面上に形
成されている。ゲート電極６上およびそれ以外のフィー
ルドシールド電極上は、酸化膜７で覆われている。
えば第５Ａ図および第５Ｂｆｆｆｌに示すようになって
いた。この従来のフィールドシールドによる素子分離構
造は、これらの図を参照して、たとえば単結晶ｐ型シリ
コンなどからなる半導体基板１の表面上に、５００Ａ程
度の厚さの酸化膜２を介在させて、不純物をドープした
多結晶シリコンからなるフィールドシールド電極３が、
ＣＶＤ法などによって２０００人程度０厚さで形成され
ている。このフィールドシールド電極３は、約２０００
Ａの厚さの酸化膜４で覆われており、この酸化膜４の表
面にゲート電極６がパターンニング形成されている。こ
のゲート電極は、フィールドシールド電極３によって分
離絶縁された活性領域においては、数１００人の厚さの
ゲート絶縁膜５を介在させて、半導体基板１表面上に形
成されている。ゲート電極６上およびそれ以外のフィー
ルドシールド電極上は、酸化膜７で覆われている。
この酸化膜７の所定箇所にはコンタクトホール８が設け
られ、このコンタクトホール８において、酸化膜７の表
面上にアルミニウムなどで形成された導電配線とフィー
ルドシールド電極３とが電気的に接続されている。この
導電配線層９は、フィールドシールド電極３にバイアス
電極を印加するために設けられている。活性領域におけ
るゲート電極６の両側には、第５Ｂ図を参照して、ＭＯ
８型電界効果トランジスタのソース／ドレイン領域を形
成する、半導体基板１とは反対の導電型の不純物拡散層
１０ａ、１０ｂが形成され、これらの不純物拡散層１０
ａ、１０ｂは、それぞれコンタクトホールｌｌａ、ｌｌ
ｂにおいて、アルミニウムなどの導電配線層１２ａ、１
２ｂと電気的に接続されている。
られ、このコンタクトホール８において、酸化膜７の表
面上にアルミニウムなどで形成された導電配線とフィー
ルドシールド電極３とが電気的に接続されている。この
導電配線層９は、フィールドシールド電極３にバイアス
電極を印加するために設けられている。活性領域におけ
るゲート電極６の両側には、第５Ｂ図を参照して、ＭＯ
８型電界効果トランジスタのソース／ドレイン領域を形
成する、半導体基板１とは反対の導電型の不純物拡散層
１０ａ、１０ｂが形成され、これらの不純物拡散層１０
ａ、１０ｂは、それぞれコンタクトホールｌｌａ、ｌｌ
ｂにおいて、アルミニウムなどの導電配線層１２ａ、１
２ｂと電気的に接続されている。
次に、このような構造を有する従来のフィールドシール
ドによって素子分離された半導体装置の製造工程を、第
６Ａ図〜第６Ｈ図を参照しながら説明する。
ドによって素子分離された半導体装置の製造工程を、第
６Ａ図〜第６Ｈ図を参照しながら説明する。
まず、半導体基板１の表面上に、熱酸化などによって形
成した約２００Ａの酸化膜２を介在させて、不純物をド
ープした多結晶シリコン層３をＣＶＤ法によって約２０
０ＯＡ堆積させる。その後、この多結晶シリコン層３上
に、やはりＣＶＤ法によって約２０００Ａの厚さの酸化
膜を堆積させる（第６Ａ図）。次に写真製版とエツチン
グにより、酸化膜４．多結晶シリコン層３および酸化膜
２を順次選択的にエツチングして、フィールドシールド
部（第６Ｂ図の矢印Ｂ部）を形成するとともに、フィー
ルドシールド部に囲まれた活性領域（第６Ｂ図の矢印Ｃ
部）の半導体基板１表面を露出させる。その後、半導体
基板１上全面にＣＶＤ法などによって約２０００人の酸
化膜を堆積させ、異方性エツチングを施すことにより、
フィールドシールド部の周囲にサイドウオールスペーサ
４ａを形成し、第６Ｂ図に示す状態となる。次に、活性
領域の半導体基板１表面上に熱酸化により約２００Ａの
厚さのゲート酸化膜５を形成した後、半導体基板１上全
面に、ＣＶＤ法などによって、リンや砒素などの不純物
をドープした多結晶シリコン層６を堆積させる（第６Ｃ
図）。なお、ゲート酸化膜５を形成するための熱酸化の
工程においては、酸素雰囲気中で約６００℃以上の高温
で熱処理が行われるが、この熱処理に際し、多結晶シリ
コン層３の所々に、酸化物１３が形成されてしまう。
成した約２００Ａの酸化膜２を介在させて、不純物をド
ープした多結晶シリコン層３をＣＶＤ法によって約２０
０ＯＡ堆積させる。その後、この多結晶シリコン層３上
に、やはりＣＶＤ法によって約２０００Ａの厚さの酸化
膜を堆積させる（第６Ａ図）。次に写真製版とエツチン
グにより、酸化膜４．多結晶シリコン層３および酸化膜
２を順次選択的にエツチングして、フィールドシールド
部（第６Ｂ図の矢印Ｂ部）を形成するとともに、フィー
ルドシールド部に囲まれた活性領域（第６Ｂ図の矢印Ｃ
部）の半導体基板１表面を露出させる。その後、半導体
基板１上全面にＣＶＤ法などによって約２０００人の酸
化膜を堆積させ、異方性エツチングを施すことにより、
フィールドシールド部の周囲にサイドウオールスペーサ
４ａを形成し、第６Ｂ図に示す状態となる。次に、活性
領域の半導体基板１表面上に熱酸化により約２００Ａの
厚さのゲート酸化膜５を形成した後、半導体基板１上全
面に、ＣＶＤ法などによって、リンや砒素などの不純物
をドープした多結晶シリコン層６を堆積させる（第６Ｃ
図）。なお、ゲート酸化膜５を形成するための熱酸化の
工程においては、酸素雰囲気中で約６００℃以上の高温
で熱処理が行われるが、この熱処理に際し、多結晶シリ
コン層３の所々に、酸化物１３が形成されてしまう。
この酸化物１３は、その大きさが多結晶シリコンの粒界
の径とほぼ等しい約２００００程度である。
の径とほぼ等しい約２００００程度である。
この酸化物１３は、多結晶シリコン層３の厚さが約２０
００人よりも十分大きい場合には、熱酸化の工程におい
ても形成されることはないが、多結晶シリコン層３の厚
さが約２０００Å以下の場合には形成されてしまう。こ
の酸化物１３の形成のメカニズムは、必ずしも明確では
ないが、多結晶シリコン層３の粒界に沿って酸化が進む
か、あるいは多結晶シリコン粒自体が酸化されることに
よって形成されるものと考えられる。
００人よりも十分大きい場合には、熱酸化の工程におい
ても形成されることはないが、多結晶シリコン層３の厚
さが約２０００Å以下の場合には形成されてしまう。こ
の酸化物１３の形成のメカニズムは、必ずしも明確では
ないが、多結晶シリコン層３の粒界に沿って酸化が進む
か、あるいは多結晶シリコン粒自体が酸化されることに
よって形成されるものと考えられる。
次に、写真製版とエツチングにより、ゲート電極６をパ
ターンニングし、第６Ｄ図に示す状態となる。その後、
半導体基板１上全面に酸化膜７を形成する（第６Ｅ図）
。この酸化膜７の表面上にレジスト１４をパターンニン
グ形成し、これをマスクとして異方性エツチングを施す
ことにより、コンタクトホール８を形成する。この異方
性エツチングに際しては、コンタクトホール８の底に多
結晶シリコン層３が露出するようにするために、コンタ
クトホール８となる空間部分の酸化膜７がちょうどすべ
て除去されるようにできればよいが、通常は、下地に段
差があることに伴なう酸化膜７の厚さのばらつきや、エ
ツチング装置の特性のばらつきなどを考慮して、２０％
程度のオーバーエツチングを行なう。このオーバーエツ
チングのために、コンタクトホール８の下方に形成され
た酸化膜１３が除去されてしまい、多結晶シリコン層３
および酸化膜２を貫通して、半導体基板１表面を底部と
する開口部１６が形成される（第６Ｆ図）次に、レジス
ト１４を除去した後、コンタクトホール８の内壁を含ん
で、半導体基板１上全面にアルミニウムなどの導電層９
ａが、ＣＶＤ法やスパッタリングによって形成される（
第６Ｇ図）。
ターンニングし、第６Ｄ図に示す状態となる。その後、
半導体基板１上全面に酸化膜７を形成する（第６Ｅ図）
。この酸化膜７の表面上にレジスト１４をパターンニン
グ形成し、これをマスクとして異方性エツチングを施す
ことにより、コンタクトホール８を形成する。この異方
性エツチングに際しては、コンタクトホール８の底に多
結晶シリコン層３が露出するようにするために、コンタ
クトホール８となる空間部分の酸化膜７がちょうどすべ
て除去されるようにできればよいが、通常は、下地に段
差があることに伴なう酸化膜７の厚さのばらつきや、エ
ツチング装置の特性のばらつきなどを考慮して、２０％
程度のオーバーエツチングを行なう。このオーバーエツ
チングのために、コンタクトホール８の下方に形成され
た酸化膜１３が除去されてしまい、多結晶シリコン層３
および酸化膜２を貫通して、半導体基板１表面を底部と
する開口部１６が形成される（第６Ｆ図）次に、レジス
ト１４を除去した後、コンタクトホール８の内壁を含ん
で、半導体基板１上全面にアルミニウムなどの導電層９
ａが、ＣＶＤ法やスパッタリングによって形成される（
第６Ｇ図）。
その後、写真製版とエツチングによって導電層９ａのパ
ターンニングを行ない、導電配線層９，１０ａ、１０ｂ
が形成される（第６Ｈ図）。
ターンニングを行ない、導電配線層９，１０ａ、１０ｂ
が形成される（第６Ｈ図）。
［発明が解決しようとする課題］
上記従来の半導体装置は、上述したような工程を経て形
成されるために、次のような問題があった。
成されるために、次のような問題があった。
導電配線層９．１０ａ、１０ｂの形成に際しては、開口
部１６にもアルミニウムが充填されるために、この開口
部１６は、導電配線層９と半導体基板１との間に電流の
リークを生じさせるリークパスとなる。このようなり−
クパスを生じさせる開口部１６は、酸化膜２と多結晶シ
リコン層３の厚さの和が、酸化膜４の厚さの約２０％以
下であるときに生じる。その理由は次のとおりである。
部１６にもアルミニウムが充填されるために、この開口
部１６は、導電配線層９と半導体基板１との間に電流の
リークを生じさせるリークパスとなる。このようなり−
クパスを生じさせる開口部１６は、酸化膜２と多結晶シ
リコン層３の厚さの和が、酸化膜４の厚さの約２０％以
下であるときに生じる。その理由は次のとおりである。
すなわち、酸化膜７の下地には段差があるために、その
厚さは場所によってばらつきがある。またエツチング装
置自体にもエツチング速度などの特性に多少のばらつき
がある。しかしながら多結晶シリコン層３とコンタクト
をとるためのドライエツチングでは、酸化膜７の最も厚
い所において多結晶シリコン層３が露出するまでエツチ
ングされなければならない。したがって、それより薄い
位置ではオーバーエツチングされることになり、そのオ
ーバーエツチングの時点で酸化物１３もエツチングされ
る。このオーバーエツチングによって、酸化物１３がす
べてエツチングされてしまえば、導電配線層９を形成後
半導体基板１と導通し、リークパスとなる。通常の酸化
膜７の厚さのばらつきから考えると、酸化膜２と多結晶
シリコン層３の厚さの和が酸化膜７の厚さの約２０％を
超える場合は、最も薄い酸化膜４の位置でも、オーバー
エツチングによって酸化物１３がすべてエツチングされ
てしまうことはなく、半導体基板１表面上に残存する。
厚さは場所によってばらつきがある。またエツチング装
置自体にもエツチング速度などの特性に多少のばらつき
がある。しかしながら多結晶シリコン層３とコンタクト
をとるためのドライエツチングでは、酸化膜７の最も厚
い所において多結晶シリコン層３が露出するまでエツチ
ングされなければならない。したがって、それより薄い
位置ではオーバーエツチングされることになり、そのオ
ーバーエツチングの時点で酸化物１３もエツチングされ
る。このオーバーエツチングによって、酸化物１３がす
べてエツチングされてしまえば、導電配線層９を形成後
半導体基板１と導通し、リークパスとなる。通常の酸化
膜７の厚さのばらつきから考えると、酸化膜２と多結晶
シリコン層３の厚さの和が酸化膜７の厚さの約２０％を
超える場合は、最も薄い酸化膜４の位置でも、オーバー
エツチングによって酸化物１３がすべてエツチングされ
てしまうことはなく、半導体基板１表面上に残存する。
したがって、リークパスは生じない。
しかしながら酸化膜２と多結晶シリコン層３の厚さの和
が酸化膜７の厚さの約２０％以下であれば、オーバーエ
ツチングによって酸化物１３がすべてエツチングされて
リークパスが生じる恐れがある。
が酸化膜７の厚さの約２０％以下であれば、オーバーエ
ツチングによって酸化物１３がすべてエツチングされて
リークパスが生じる恐れがある。
リークパスが生じると、半導体基板１を介して電流がリ
ークし、フィールドシールド電極となる多結晶シリコン
層３に所望のバイアス電圧が正しく印加されず、フィー
ルドシールド部のフィールド特性が劣化するという現象
が生じる。上記従来の工程において、多結晶シリコン層
３中に酸化物１３が形成されることを防止する手段とし
て、酸化膜２を形成した後に、その表面にＣＶＤ法によ
り、耐酸化性の強い窒化膜を形成することが考えられる
。しかしながら、このようにＣＶＤ工程を増加させるこ
とは、生産性が低下することになり、量産性を向上させ
るための大きな障害となる。
ークし、フィールドシールド電極となる多結晶シリコン
層３に所望のバイアス電圧が正しく印加されず、フィー
ルドシールド部のフィールド特性が劣化するという現象
が生じる。上記従来の工程において、多結晶シリコン層
３中に酸化物１３が形成されることを防止する手段とし
て、酸化膜２を形成した後に、その表面にＣＶＤ法によ
り、耐酸化性の強い窒化膜を形成することが考えられる
。しかしながら、このようにＣＶＤ工程を増加させるこ
とは、生産性が低下することになり、量産性を向上させ
るための大きな障害となる。
本発明は、上記従来の問題点に鑑み、上述したフィール
ドシールドなどのように、第１導電型の半導体基板上に
薄い酸化膜を介して形成された多結晶シリコン層と導電
配線層の間のコンタクトを形成した場合に、導電配線層
と半導体基板が短絡状態になることを防止する半導体装
置を提供することを目的とする。
ドシールドなどのように、第１導電型の半導体基板上に
薄い酸化膜を介して形成された多結晶シリコン層と導電
配線層の間のコンタクトを形成した場合に、導電配線層
と半導体基板が短絡状態になることを防止する半導体装
置を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体装置は、少なくとも表面とその近傍に第
１導電型の領域を有する半導体基板と、この半導体基板
の表面上に、酸化膜を介在させて形成された、不純物イ
オンを含む多結晶シリコン層と、この多結晶シリコン層
上に形成され、所定の位置に、この多結晶シリコン層の
表面を底面とするコンタクトホールを設けた層間絶縁膜
と、この層間絶縁膜表面およびコンタクトホール内壁面
に形成された導電配線層とを備えている。この半導体装
置の特徴は、半導体基板表面の、コンタクトホールの下
方に位置する領域に、第２導電型の不純物拡散層を設け
た点にある。
１導電型の領域を有する半導体基板と、この半導体基板
の表面上に、酸化膜を介在させて形成された、不純物イ
オンを含む多結晶シリコン層と、この多結晶シリコン層
上に形成され、所定の位置に、この多結晶シリコン層の
表面を底面とするコンタクトホールを設けた層間絶縁膜
と、この層間絶縁膜表面およびコンタクトホール内壁面
に形成された導電配線層とを備えている。この半導体装
置の特徴は、半導体基板表面の、コンタクトホールの下
方に位置する領域に、第２導電型の不純物拡散層を設け
た点にある。
［作用］
本発明によれば、半導体基板表面の、コンタクトホール
の下方に位置する領域に、第２導電型の不純物拡散層を
設けたことにより、この不純物拡散層と半導体基板との
間にｐｎ接合が形成されることになる。したがって、導
電配線層を通じて多結晶シリコン層に印加される電圧を
、このｐｎ接合に逆バイアス生じさせるように選ぶこと
により、たとえ導電配線層が多結晶シリコン層と酸化膜
とを突抜けて半導体基板と接合状態になったとしても、
このｐｎ接合によって絶縁が保たれ、電流のリークが防
止される。
の下方に位置する領域に、第２導電型の不純物拡散層を
設けたことにより、この不純物拡散層と半導体基板との
間にｐｎ接合が形成されることになる。したがって、導
電配線層を通じて多結晶シリコン層に印加される電圧を
、このｐｎ接合に逆バイアス生じさせるように選ぶこと
により、たとえ導電配線層が多結晶シリコン層と酸化膜
とを突抜けて半導体基板と接合状態になったとしても、
このｐｎ接合によって絶縁が保たれ、電流のリークが防
止される。
［実施例］
以下本発明の一実施例を、第１Ａ図、第１Ｂ図。
第２Ａ図ないし第２Ｈ図に基づいて説明する。
本実施例は、本発明を上記従来例と同様のフィールドシ
ールドによる素子分離構造を有する半導体装置に適用し
たものである。本実施例のフィールドシールドによる素
子分離構造は、第１Ａ図および第１Ｂ図を参照して、た
とえば単結晶ｐ型シリコンなどからなる半導体基板１の
表面上に、５００Ａ程度の厚さの酸化膜２を介在させて
、不純物をドープした多結晶シリコン層３が、ＣＶＤ法
などによって２０００Ａ程度の厚さで形成されている。
ールドによる素子分離構造を有する半導体装置に適用し
たものである。本実施例のフィールドシールドによる素
子分離構造は、第１Ａ図および第１Ｂ図を参照して、た
とえば単結晶ｐ型シリコンなどからなる半導体基板１の
表面上に、５００Ａ程度の厚さの酸化膜２を介在させて
、不純物をドープした多結晶シリコン層３が、ＣＶＤ法
などによって２０００Ａ程度の厚さで形成されている。
この多結晶シリコン層３は、フィールドシールド電極を
構成し、その表面を約２００ＯＡの厚さの酸化膜４で覆
われている。この酸化膜４の表面には、ゲート電極６が
パターンニング形成されている。このゲート電極は、フ
ィールドシールド電極としての多結晶シリコン層３によ
って分離絶縁された活性領域においては、数１０ＯＡの
厚さのゲート絶縁膜５を介在させて、半導体基板１表面
上に形成されている。ゲート電極６の上およびそれ以外
の多結晶シリコン層３の上は、酸化膜７で覆われている
。この酸化膜７の所定箇所にはコンタクトホール８が設
けられ、このコンタクトホール８において、酸化膜７の
表面上にアルミニウムなどで形成された導電配線層９と
多結晶シリコン層３とが電気的に接続されている。この
導電配線層９は、フィールドシールド電極としての多結
晶シリコン層３にバイアス電圧を印加するために設けら
れている。活性領域におけるゲート電極６の両側には、
第１Ｂ図を参照して、ＭＯＳ型電界効果トランジスタの
ソース／ドレイン領域を形成する、半導体基板１とは反
対の導電型の不純物拡散層１０ａ、１０ｂが形成され、
これらの不純物拡散層１０ａ、１０ｂは、それぞれコン
タクトホールｌｌａ、ｌｌｂにおいてアルミニウムなど
の導電配線層１２ａ、１２ｂと電気的に接続されている
。
構成し、その表面を約２００ＯＡの厚さの酸化膜４で覆
われている。この酸化膜４の表面には、ゲート電極６が
パターンニング形成されている。このゲート電極は、フ
ィールドシールド電極としての多結晶シリコン層３によ
って分離絶縁された活性領域においては、数１０ＯＡの
厚さのゲート絶縁膜５を介在させて、半導体基板１表面
上に形成されている。ゲート電極６の上およびそれ以外
の多結晶シリコン層３の上は、酸化膜７で覆われている
。この酸化膜７の所定箇所にはコンタクトホール８が設
けられ、このコンタクトホール８において、酸化膜７の
表面上にアルミニウムなどで形成された導電配線層９と
多結晶シリコン層３とが電気的に接続されている。この
導電配線層９は、フィールドシールド電極としての多結
晶シリコン層３にバイアス電圧を印加するために設けら
れている。活性領域におけるゲート電極６の両側には、
第１Ｂ図を参照して、ＭＯＳ型電界効果トランジスタの
ソース／ドレイン領域を形成する、半導体基板１とは反
対の導電型の不純物拡散層１０ａ、１０ｂが形成され、
これらの不純物拡散層１０ａ、１０ｂは、それぞれコン
タクトホールｌｌａ、ｌｌｂにおいてアルミニウムなど
の導電配線層１２ａ、１２ｂと電気的に接続されている
。
以上の構造は、第５Ａ図および第５Ｂ図に示す上記従来
例と共通である。本実施例の半導体装置の構造が上記従
来例と異なるのは、コンタクトホール８の下方の半導体
基板１表面に、不純物拡散層１８が形成されている点で
ある。この不純物拡散層１８は、半導体基板１と反対の
導電型の不純物（半導体基板１がｐ型のシリコン単結晶
板である場合は、リンや砒素などのｎ型不純物イオン）
がドープされており、半導体基板１との境界においてｐ
ｎ接合が形成されている。たとえば半導体基板１が設置
され、導電配線層９に正のバイアス電圧が印加されると
、このｐｎ接合には逆バイアスが印加されることになる
。したがって、導電配線層９がコンタクトホール８の底
部において多結晶シリコン層３と酸化膜２を突抜けて半
導体基板と接合状態となった場合でも、導電配線層９と
半導体基板１との間の絶縁性が確保され、半導体基板１
を通しての電流のリークなどが生ずることがない。よっ
てフィールドシールド電極としての多結晶シリコン層３
に所望のバイアス電圧が確実に印加され、シールド特性
を良好に保つことができる。
例と共通である。本実施例の半導体装置の構造が上記従
来例と異なるのは、コンタクトホール８の下方の半導体
基板１表面に、不純物拡散層１８が形成されている点で
ある。この不純物拡散層１８は、半導体基板１と反対の
導電型の不純物（半導体基板１がｐ型のシリコン単結晶
板である場合は、リンや砒素などのｎ型不純物イオン）
がドープされており、半導体基板１との境界においてｐ
ｎ接合が形成されている。たとえば半導体基板１が設置
され、導電配線層９に正のバイアス電圧が印加されると
、このｐｎ接合には逆バイアスが印加されることになる
。したがって、導電配線層９がコンタクトホール８の底
部において多結晶シリコン層３と酸化膜２を突抜けて半
導体基板と接合状態となった場合でも、導電配線層９と
半導体基板１との間の絶縁性が確保され、半導体基板１
を通しての電流のリークなどが生ずることがない。よっ
てフィールドシールド電極としての多結晶シリコン層３
に所望のバイアス電圧が確実に印加され、シールド特性
を良好に保つことができる。
次に、このような構造を有する本実施例の半導体装置の
製造工程を、第２Ａ図ないし第２Ｈ図を参照しながら説
明する。
製造工程を、第２Ａ図ないし第２Ｈ図を参照しながら説
明する。
まず、ｐ型のシリコン単結晶などからなる半導体基板１
の表面全面にレジストマスク１７を塗布し、これに、写
真製版とエツチングを施すことにより、所定形状の開口
１７ａをパターンニング形成する。その後、リンまたは
砒素などのｎ型イオンを、少なくとも開口部１７ａの近
傍に照射し、レジストマスク１７をマスクとして、半導
体基板１表面の所定位置にｎ型の不純物拡散層１８を形
成する（第２Ａ図）。
の表面全面にレジストマスク１７を塗布し、これに、写
真製版とエツチングを施すことにより、所定形状の開口
１７ａをパターンニング形成する。その後、リンまたは
砒素などのｎ型イオンを、少なくとも開口部１７ａの近
傍に照射し、レジストマスク１７をマスクとして、半導
体基板１表面の所定位置にｎ型の不純物拡散層１８を形
成する（第２Ａ図）。
次に、レジストマスク１７を除去した後、半導体基板１
上全面に、熱酸化などによって形成した約２００Ａの酸
化膜２を介在させて、不純物をドープした多結晶シリコ
ン層３をＣＶＤ法などによって約２０００Ａ堆積させる
。その後、この多結晶シリコン層３上に、やはりＣＶＤ
法によって約２００ＯＡの厚さの酸化膜４を堆積させる
（第２Ｂ図）。次に、写真製版とエツチングにより、所
定形状のレジストマスク（図示せず）を形成した後、酸
化膜４．多結晶シリコン層３および酸化膜２を順次選択
的にエツチングして、フィールドシールド部（第２Ｃ図
の矢印Ｂ部）を形成するとともに、このフィールドシー
ルド部に囲まれた活性領域（第２Ｃ図の矢印Ｃ部）の半
導体基板１表面を露出させる。その後、半導体基板１上
全面にＣＶＤ法などによって約２０００Ａの酸化膜を堆
積させ、異方性エツチングを施すことにより、フィール
ドシールド部の周囲にサイドウオールスペーサ４ａを形
成し、第２Ｃ図に示す状態となる。次に、活性領域の半
導体基板１表面上に、熱酸化により約２００人の厚さの
ゲート酸化膜５を形成した後、半導体基板１上全面に、
ＣＶＤ法などによって、リンや砒素などの不純物をドー
プした多結晶シリコン層６を堆積させる。なお、ゲート
酸化膜５を形成するための熱酸化の工程においては、酸
化雰囲気中で約６００℃以上の高温で熱処理が行われる
が、高温熱処理に際し、多結晶シリコン層３の所々に、
酸化物１３が形成されてしまう。
上全面に、熱酸化などによって形成した約２００Ａの酸
化膜２を介在させて、不純物をドープした多結晶シリコ
ン層３をＣＶＤ法などによって約２０００Ａ堆積させる
。その後、この多結晶シリコン層３上に、やはりＣＶＤ
法によって約２００ＯＡの厚さの酸化膜４を堆積させる
（第２Ｂ図）。次に、写真製版とエツチングにより、所
定形状のレジストマスク（図示せず）を形成した後、酸
化膜４．多結晶シリコン層３および酸化膜２を順次選択
的にエツチングして、フィールドシールド部（第２Ｃ図
の矢印Ｂ部）を形成するとともに、このフィールドシー
ルド部に囲まれた活性領域（第２Ｃ図の矢印Ｃ部）の半
導体基板１表面を露出させる。その後、半導体基板１上
全面にＣＶＤ法などによって約２０００Ａの酸化膜を堆
積させ、異方性エツチングを施すことにより、フィール
ドシールド部の周囲にサイドウオールスペーサ４ａを形
成し、第２Ｃ図に示す状態となる。次に、活性領域の半
導体基板１表面上に、熱酸化により約２００人の厚さの
ゲート酸化膜５を形成した後、半導体基板１上全面に、
ＣＶＤ法などによって、リンや砒素などの不純物をドー
プした多結晶シリコン層６を堆積させる。なお、ゲート
酸化膜５を形成するための熱酸化の工程においては、酸
化雰囲気中で約６００℃以上の高温で熱処理が行われる
が、高温熱処理に際し、多結晶シリコン層３の所々に、
酸化物１３が形成されてしまう。
この酸化物１３は、その大きさが多結晶シリコンの粒界
の径とほぼ等しい約２００００程度である。
の径とほぼ等しい約２００００程度である。
この酸化物１３の形成のメカニズムは、上述した従来例
の工程の場合と同様である。したがって、多結晶シリコ
ン層３の厚さが約２０００人よりも十分大きい場合には
、熱酸化によって酸化膜５を形成する工程においても形
成されることはないが、多結晶シリコン層の厚さが約２
０００Ａ以下の場合には形成されてしまう。
の工程の場合と同様である。したがって、多結晶シリコ
ン層３の厚さが約２０００人よりも十分大きい場合には
、熱酸化によって酸化膜５を形成する工程においても形
成されることはないが、多結晶シリコン層の厚さが約２
０００Ａ以下の場合には形成されてしまう。
次に、写真製版とエツチングにより、ゲート電極６をパ
ターンニングし、第２Ｄ図に示す状態となる。その後、
半導体基板１上全面に酸化膜７を形成する（第２Ｅ図）
。この酸化膜７の表面に、所定形状のレジスト１４をパ
ターンニング形成し、これをマスクとして異方性エツチ
ングを施すことにより、コンタクトホール８を形成する
。この異方性エツチングに際しては、コンタクトホール
８の底に多結晶シリコン層３の表面が露出するようにす
るために、コンタクトホール８となる空間部分の酸化膜
７がちょうどすべて除去されるようにエツチングされれ
ばよいが、通常は、下地段差があることに伴なう酸化膜
７の厚さのばらつきや、エツチング装置の特性のばらつ
きなどを考慮して、２０％程度のオーバーエツチングを
行なう。このオーバーエツチングのための、コンタクト
ホール８の下方に形成された酸化膜１３が除去されてし
まい、多結晶シリコン層３および酸化膜２を貫通して、
半導体基板１表面を底部とする開口部１６が形成される
（第２Ｆ図）。次に、レジスト１４を除去した後、コン
タクトホール８の内壁を含んで、半導体基板１上全面に
アルミニウムなどの導電層９ａが、ＣＶＤ法やスパッタ
リングによって形成される（第２Ｇ図）。その後、写真
製版とエツチングによって導電層のパターンニングを行
ない、導電配線層９．１０ａ、１０ｂが形成される（第
２Ｈ図）。
ターンニングし、第２Ｄ図に示す状態となる。その後、
半導体基板１上全面に酸化膜７を形成する（第２Ｅ図）
。この酸化膜７の表面に、所定形状のレジスト１４をパ
ターンニング形成し、これをマスクとして異方性エツチ
ングを施すことにより、コンタクトホール８を形成する
。この異方性エツチングに際しては、コンタクトホール
８の底に多結晶シリコン層３の表面が露出するようにす
るために、コンタクトホール８となる空間部分の酸化膜
７がちょうどすべて除去されるようにエツチングされれ
ばよいが、通常は、下地段差があることに伴なう酸化膜
７の厚さのばらつきや、エツチング装置の特性のばらつ
きなどを考慮して、２０％程度のオーバーエツチングを
行なう。このオーバーエツチングのための、コンタクト
ホール８の下方に形成された酸化膜１３が除去されてし
まい、多結晶シリコン層３および酸化膜２を貫通して、
半導体基板１表面を底部とする開口部１６が形成される
（第２Ｆ図）。次に、レジスト１４を除去した後、コン
タクトホール８の内壁を含んで、半導体基板１上全面に
アルミニウムなどの導電層９ａが、ＣＶＤ法やスパッタ
リングによって形成される（第２Ｇ図）。その後、写真
製版とエツチングによって導電層のパターンニングを行
ない、導電配線層９．１０ａ、１０ｂが形成される（第
２Ｈ図）。
以上述べた本実施例の半導体装置の形成工程が、上述し
た従来の工程と異なるのは、まず最初に半導体基板１表
面上の所定位置に、不純物拡散層１８を形成した点であ
る。この不純物拡散層１８を形成するためのレジストマ
スク１７の開口部１７ａの大きさは、通常、その後に形
成されるコンタクトホールをエツチングするときに用い
るレジスト１４のパターンと同様のものを用いる。不純
物拡散層１８は、酸化物１３がコンタクトホール８の内
周のすぐ下に形成された場合にも絶縁性を確保する機能
を果たすため、コンタクトホール８の内周よりもわずか
に大きい領域に形成する必要がある。しかしながら、イ
オン注入による不純物拡散層１８の形成に際しては、第
２Ａ図に示すように、レジストマスク１７の開口部１７
ａの内周よりもやや外側の領域まで不純物イオンが拡散
する。
た従来の工程と異なるのは、まず最初に半導体基板１表
面上の所定位置に、不純物拡散層１８を形成した点であ
る。この不純物拡散層１８を形成するためのレジストマ
スク１７の開口部１７ａの大きさは、通常、その後に形
成されるコンタクトホールをエツチングするときに用い
るレジスト１４のパターンと同様のものを用いる。不純
物拡散層１８は、酸化物１３がコンタクトホール８の内
周のすぐ下に形成された場合にも絶縁性を確保する機能
を果たすため、コンタクトホール８の内周よりもわずか
に大きい領域に形成する必要がある。しかしながら、イ
オン注入による不純物拡散層１８の形成に際しては、第
２Ａ図に示すように、レジストマスク１７の開口部１７
ａの内周よりもやや外側の領域まで不純物イオンが拡散
する。
したがって、開口部１７ａの大きさはコンタクトホール
８と一致しても特に問題はない。ただし、レジスト１４
やレジストマスク１７をパターンずれを考慮して、レジ
ストマスク１７の開口部１７ａの開口幅を、コンタクト
ホール８の開口幅よりも０．１μｍ程度太き（しておけ
ば、より安全に不純物拡散層１８の形成領域が確保され
る。
８と一致しても特に問題はない。ただし、レジスト１４
やレジストマスク１７をパターンずれを考慮して、レジ
ストマスク１７の開口部１７ａの開口幅を、コンタクト
ホール８の開口幅よりも０．１μｍ程度太き（しておけ
ば、より安全に不純物拡散層１８の形成領域が確保され
る。
次に、上記実施例と同様の作用効果を有する半導体装置
の、他の製造工程の例を、第３Ａ図ないし第３Ｃ図を参
照して説明する。この製造工程においては、上記従来例
の第６Ｆ図に示す構造を形成した後、半導体基板１上の
少なくともコンタクトホール８を含む領域に、半導体基
板１とは逆導電型の不純物イオンを照射する（第３Ａ図
）。このイオン照射には、半導体基板１がｐ型の場合に
は、リンや砒素などのｎ型の不純物イオンが用いられる
。このイオン照射により、レジスト１４をマスクとして
、コンタクトホール８の底部の多結晶シリコン層３表面
に不純物イオンが注入されて、不純物拡散層１８ａが形
成される。さらに、多結晶シリコン層３をマスクとして
、開口部１６の底部の半導体基板表面上にも不純物イオ
ンが注入され、不純物拡散層１８ｂが形成される（第３
Ｂ図）。次に、コンタクトホール８の内部を含んで、酸
化膜７上にアルミニウムなどからなる導電配線層９をパ
ターンニング形成する（第３Ｃ図）。
の、他の製造工程の例を、第３Ａ図ないし第３Ｃ図を参
照して説明する。この製造工程においては、上記従来例
の第６Ｆ図に示す構造を形成した後、半導体基板１上の
少なくともコンタクトホール８を含む領域に、半導体基
板１とは逆導電型の不純物イオンを照射する（第３Ａ図
）。このイオン照射には、半導体基板１がｐ型の場合に
は、リンや砒素などのｎ型の不純物イオンが用いられる
。このイオン照射により、レジスト１４をマスクとして
、コンタクトホール８の底部の多結晶シリコン層３表面
に不純物イオンが注入されて、不純物拡散層１８ａが形
成される。さらに、多結晶シリコン層３をマスクとして
、開口部１６の底部の半導体基板表面上にも不純物イオ
ンが注入され、不純物拡散層１８ｂが形成される（第３
Ｂ図）。次に、コンタクトホール８の内部を含んで、酸
化膜７上にアルミニウムなどからなる導電配線層９をパ
ターンニング形成する（第３Ｃ図）。
この製造工程によれば、上記のように、多結晶シリコン
層３中に酸化物１３が形成されたことに起因して生じた
開口部１６の底部近傍に、半導体基板１とは逆導電型の
不純物拡散層１８ｂが自己整合的に形成される。したが
って、この部分にｐｎ接合が形成されることになり、導
電配線層９と半導体基板１との間に逆バイアス電圧を印
加するようにすれば、このｐｎ接合部において絶縁性が
保持され、電流のリークが防止される。
層３中に酸化物１３が形成されたことに起因して生じた
開口部１６の底部近傍に、半導体基板１とは逆導電型の
不純物拡散層１８ｂが自己整合的に形成される。したが
って、この部分にｐｎ接合が形成されることになり、導
電配線層９と半導体基板１との間に逆バイアス電圧を印
加するようにすれば、このｐｎ接合部において絶縁性が
保持され、電流のリークが防止される。
次に、本発明をＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセル
部周辺に適用した例を、第４図に基づいて説明する。第
４図に示すＤＲＡＭのメモリセルにおいては、メモリセ
ルアレイの周辺において、セルプレートを周辺回路と電
気的に接続するための導電配線とのコンタクト部分に、
本発明を適用している。したがって、第４図には、ＤＲ
ＡＭのメモリセルアレイにおける最も周辺に位置するメ
モリセル部近傍の構造を示している。このメモリセルの
構造の概略は、第４図を参照して、まず半導体基板２１
上のフィールドシールド電極２２により分離絶縁された
活性領域に、トランスファゲート電極２３と、ソース領
域２４とドレイン領域２５からなるＭＯ８型バイポーラ
トランジスタが形成されている。ソース領域２４上には
、ビット線２６が形成され、ドレイン領域２５上にはス
トレイジノード２７が形成されている。さらに、ビット
線２６とは絶縁層２８を介して、またストレイジノード
２７とはキャパシタ誘電体膜２９を介して、不純物をド
ープした多結晶シリコン層からなるセルプレート３０が
形成されている。フィールドシールド電極２２で分離さ
れた活性領域の外側においては、セルプレート３０と半
導体基板２１の間には、酸化絶縁膜３１が介在している
。セルプレート３０表面は絶縁層３２で覆われており、
この絶縁層３２の所定位置に設けられたコンタクトホー
ル３３の内部を含んで、絶縁層３２上にはは、セルプレ
ート３０と周辺回路とを電気的に接続する導電配線層３
４がパターンニング形成されている。この導電配線層３
４とセルプレート３０とのコンタクト部下方の半導体基
板２１表面には、半導体基板２１とは逆導電型の不純物
拡散層３５が形成されている。この不純物拡散層３５は
、酸化スチル膜３１を形成する前に、コンタクトホール
３３を形成する際に用いるレジストマスクと同一パター
ンのレジストマスクを用いて、半導体基板２１とは逆導
電型の不純物イオンを注入することによって形成される
。このように、不純物拡散層３５を形成することにより
、半導体基板２１と不純物拡散層３５との間にｐｎ接合
が形成される。
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセル
部周辺に適用した例を、第４図に基づいて説明する。第
４図に示すＤＲＡＭのメモリセルにおいては、メモリセ
ルアレイの周辺において、セルプレートを周辺回路と電
気的に接続するための導電配線とのコンタクト部分に、
本発明を適用している。したがって、第４図には、ＤＲ
ＡＭのメモリセルアレイにおける最も周辺に位置するメ
モリセル部近傍の構造を示している。このメモリセルの
構造の概略は、第４図を参照して、まず半導体基板２１
上のフィールドシールド電極２２により分離絶縁された
活性領域に、トランスファゲート電極２３と、ソース領
域２４とドレイン領域２５からなるＭＯ８型バイポーラ
トランジスタが形成されている。ソース領域２４上には
、ビット線２６が形成され、ドレイン領域２５上にはス
トレイジノード２７が形成されている。さらに、ビット
線２６とは絶縁層２８を介して、またストレイジノード
２７とはキャパシタ誘電体膜２９を介して、不純物をド
ープした多結晶シリコン層からなるセルプレート３０が
形成されている。フィールドシールド電極２２で分離さ
れた活性領域の外側においては、セルプレート３０と半
導体基板２１の間には、酸化絶縁膜３１が介在している
。セルプレート３０表面は絶縁層３２で覆われており、
この絶縁層３２の所定位置に設けられたコンタクトホー
ル３３の内部を含んで、絶縁層３２上にはは、セルプレ
ート３０と周辺回路とを電気的に接続する導電配線層３
４がパターンニング形成されている。この導電配線層３
４とセルプレート３０とのコンタクト部下方の半導体基
板２１表面には、半導体基板２１とは逆導電型の不純物
拡散層３５が形成されている。この不純物拡散層３５は
、酸化スチル膜３１を形成する前に、コンタクトホール
３３を形成する際に用いるレジストマスクと同一パター
ンのレジストマスクを用いて、半導体基板２１とは逆導
電型の不純物イオンを注入することによって形成される
。このように、不純物拡散層３５を形成することにより
、半導体基板２１と不純物拡散層３５との間にｐｎ接合
が形成される。
したがって、絶縁層３２を平坦化する際などの熱処理工
程において、多結晶シリコン層３０のコンタクトホール
３３直下の位置に、第２Ｄ図などに示したような酸化物
１３が形成され、それがオーバーエツチングにより除去
されて、導電配線層３４が半導体基板２１表面と接合し
たとしても、電流のリークを防止することができる。
程において、多結晶シリコン層３０のコンタクトホール
３３直下の位置に、第２Ｄ図などに示したような酸化物
１３が形成され、それがオーバーエツチングにより除去
されて、導電配線層３４が半導体基板２１表面と接合し
たとしても、電流のリークを防止することができる。
［発明の効果］
以上述べたように本発明によれば、半導体基板表面上に
酸化膜を介して形成された多結晶シリコン層と導電配線
層とのコンタクト部の下方の半導体基板表面に、半導体
基板とは逆導電型の不純物拡散層を形成することにより
、これと半導体基板との間にｐｎ接合が形成される。こ
のｐｎ接合により、多結晶シリコン層中に酸化物か形成
されることに起因してリークパスが生じたとしても、導
電配線層と半導体基板との間に、そのｐｎ接合に対して
逆バイアスとなるように電圧を印加すれば、絶縁性が保
たれ、半導体基板を通しての電流のリークが防止される
。したがって、たとえばこの発明をフィールドシールド
電極にバイアス電圧を印加するための配線のコンタクト
部分に適用すれば、所望のバイアス電圧が確実に印加さ
れ、良好なシールド特性を得ることができる。
酸化膜を介して形成された多結晶シリコン層と導電配線
層とのコンタクト部の下方の半導体基板表面に、半導体
基板とは逆導電型の不純物拡散層を形成することにより
、これと半導体基板との間にｐｎ接合が形成される。こ
のｐｎ接合により、多結晶シリコン層中に酸化物か形成
されることに起因してリークパスが生じたとしても、導
電配線層と半導体基板との間に、そのｐｎ接合に対して
逆バイアスとなるように電圧を印加すれば、絶縁性が保
たれ、半導体基板を通しての電流のリークが防止される
。したがって、たとえばこの発明をフィールドシールド
電極にバイアス電圧を印加するための配線のコンタクト
部分に適用すれば、所望のバイアス電圧が確実に印加さ
れ、良好なシールド特性を得ることができる。
第１Ａ図は、本発明の一実施例における半導体装置の構
造を示す断面図（第１Ｂ図のＡ−Ａ断面図）、第１Ｂ図
はその平面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図、第２Ｈ図は、第１Ａ図および第１
Ｂ図に示した本発明の一実施例の半導体装置の製造工程
を順次示す断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図は、本発明の半導体装置
を形成するための他の製造方法の例を、工程ごとに順次
示す断面図である。 第４図は、本発明をＤＲＡＭのメモリセル部周辺に適用
した構造を示す断面図である。 第５Ａ図は、従来の半導体装置の構造を示す断面図（第
５Ｂ図のＡ−Ａ断面図）、第５Ｂ図はその平面図である
。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図、
第６Ｆ図、第６Ｇ図、第６Ｈ図は、第５Ａ図および第５
Ｂ図に示す従来の半導体装置を製造するための従来の工
程を順次示す断面図である。 図において、１，２１は半導体基板、２，４゜７は酸化
膜、３，３０は多結晶シリコン層、８゜３３はコンタク
トホール、９．３４は導電配線層、１８．３５は不純物
拡散層、３１は酸化絶縁膜（酸化膜）、３２は絶縁層（
酸化膜）である。 なお図中、同一符号を付した部分は、同一または相当の
要素を示す。 （ほか２名） 第１Ａ図 ２１： 千４体幕才女 δ１隼吉Ｓ日−″）コ〉層 向弁化ｔｔ＃月更（創傷イヒ片受） ボρ縁１（醇化′Ａｆ） ］″−タフトオ・−Ｊし 尊重＠ｃ線１ 丁粍物拡散１
造を示す断面図（第１Ｂ図のＡ−Ａ断面図）、第１Ｂ図
はその平面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図、第２Ｈ図は、第１Ａ図および第１
Ｂ図に示した本発明の一実施例の半導体装置の製造工程
を順次示す断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図は、本発明の半導体装置
を形成するための他の製造方法の例を、工程ごとに順次
示す断面図である。 第４図は、本発明をＤＲＡＭのメモリセル部周辺に適用
した構造を示す断面図である。 第５Ａ図は、従来の半導体装置の構造を示す断面図（第
５Ｂ図のＡ−Ａ断面図）、第５Ｂ図はその平面図である
。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図、
第６Ｆ図、第６Ｇ図、第６Ｈ図は、第５Ａ図および第５
Ｂ図に示す従来の半導体装置を製造するための従来の工
程を順次示す断面図である。 図において、１，２１は半導体基板、２，４゜７は酸化
膜、３，３０は多結晶シリコン層、８゜３３はコンタク
トホール、９．３４は導電配線層、１８．３５は不純物
拡散層、３１は酸化絶縁膜（酸化膜）、３２は絶縁層（
酸化膜）である。 なお図中、同一符号を付した部分は、同一または相当の
要素を示す。 （ほか２名） 第１Ａ図 ２１： 千４体幕才女 δ１隼吉Ｓ日−″）コ〉層 向弁化ｔｔ＃月更（創傷イヒ片受） ボρ縁１（醇化′Ａｆ） ］″−タフトオ・−Ｊし 尊重＠ｃ線１ 丁粍物拡散１
Claims (1)
- 【特許請求の範囲】 少なくとも表面とその近傍に第１導電型の領域を有す
る半導体基板と、 この半導体基板の表面上に、酸化膜を介在させて形成さ
れた、不純物イオンを含む多結晶シリコン層と、 この多結晶シリコン層上に形成され、所定の位置に、こ
の多結晶シリコン層の表面を底面とするコンタクトホー
ルを設けた層間絶縁層と、 この層間絶縁層表面および前記コンタクトホール内壁面
に形成された導電配線層とを備え、前記半導体基板表面
の、前記コンタクトホールの下方に位置する領域に、第
２導電型の不純物拡散層を設けたこと を特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179212A JPH0465167A (ja) | 1990-07-05 | 1990-07-05 | 半導体装置 |
| DE4122019A DE4122019C2 (de) | 1990-07-05 | 1991-07-03 | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
| KR1019910011383A KR940008727B1 (ko) | 1990-07-05 | 1991-07-05 | 반도체장치 |
| US07/941,017 US5243219A (en) | 1990-07-05 | 1992-09-04 | Semiconductor device having impurity diffusion region formed in substrate beneath interlayer contact hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179212A JPH0465167A (ja) | 1990-07-05 | 1990-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465167A true JPH0465167A (ja) | 1992-03-02 |
Family
ID=16061894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179212A Pending JPH0465167A (ja) | 1990-07-05 | 1990-07-05 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0465167A (ja) |
| KR (1) | KR940008727B1 (ja) |
| DE (1) | DE4122019C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745698A (ja) * | 1992-12-18 | 1995-02-14 | Texas Instr Inc <Ti> | 半導体表面上に形成されるデバイスの分離構造および分離方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247940A (ja) * | 1984-05-23 | 1985-12-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6276653A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路 |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
| US4849366A (en) * | 1988-01-15 | 1989-07-18 | Industrial Technology Research Institute | Method of making a gated isolated structure |
-
1990
- 1990-07-05 JP JP2179212A patent/JPH0465167A/ja active Pending
-
1991
- 1991-07-03 DE DE4122019A patent/DE4122019C2/de not_active Expired - Fee Related
- 1991-07-05 KR KR1019910011383A patent/KR940008727B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE4122019A1 (de) | 1992-01-16 |
| KR920003545A (ko) | 1992-02-29 |
| DE4122019C2 (de) | 1998-08-06 |
| KR940008727B1 (ko) | 1994-09-26 |
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