JPH0458679B2 - - Google Patents
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- JPH0458679B2 JPH0458679B2 JP59189105A JP18910584A JPH0458679B2 JP H0458679 B2 JPH0458679 B2 JP H0458679B2 JP 59189105 A JP59189105 A JP 59189105A JP 18910584 A JP18910584 A JP 18910584A JP H0458679 B2 JPH0458679 B2 JP H0458679B2
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- transistors
- voltage
- circuit
- current
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- 230000015654 memory Effects 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子等に存在するリーク電流を
検出し、この様な半導体メモリを除去できるよう
にした半導体メモリに関する。
検出し、この様な半導体メモリを除去できるよう
にした半導体メモリに関する。
（従来の技術）
従来、半導体メモリにおいては、ウエハー段階
あるいはパツケージ組立後に低温、高温において
厳格な電気的試験を実施し不良品あるいは電気的
規格を満足しないものを除去していた。しかし最
近の微細化したIC（半導体集積回路）において
は、時々素子内にリーク電流通路が存在するにも
かかわらず、電気的規格を満足したために良品と
して出荷され、装置に実装された後このリーク電
流通路が増大し、ICを故障に致らせる場合がふ
えている。これは例えば、回路の動作電流が
1mAのところに10μAのリーク電流が存在したと
しても、ほぼ１％程度の電圧レベルを狂わせるの
みで、特性上ほとんど影響はなく初期の電気的試
験では除外できないからである。すなわち、従来
の半導体メモリには、ウエハー状態の電気的試験
により、微小なリーク電流通路を有する不良素子
を完全に取り除く事ができないという欠点があつ
た。
あるいはパツケージ組立後に低温、高温において
厳格な電気的試験を実施し不良品あるいは電気的
規格を満足しないものを除去していた。しかし最
近の微細化したIC（半導体集積回路）において
は、時々素子内にリーク電流通路が存在するにも
かかわらず、電気的規格を満足したために良品と
して出荷され、装置に実装された後このリーク電
流通路が増大し、ICを故障に致らせる場合がふ
えている。これは例えば、回路の動作電流が
1mAのところに10μAのリーク電流が存在したと
しても、ほぼ１％程度の電圧レベルを狂わせるの
みで、特性上ほとんど影響はなく初期の電気的試
験では除外できないからである。すなわち、従来
の半導体メモリには、ウエハー状態の電気的試験
により、微小なリーク電流通路を有する不良素子
を完全に取り除く事ができないという欠点があつ
た。
（発明の目的）
本発明の目的は、上記欠点を除去することによ
り、ウエハー状態での電気的試験において、僅か
なリーク電流でも検出できる高信頼性の半導体メ
モリを提供する事にある。
り、ウエハー状態での電気的試験において、僅か
なリーク電流でも検出できる高信頼性の半導体メ
モリを提供する事にある。
（発明の構成）
本発明の半導体メモリは、互いにベースとコレ
クタとを交差接続し第１のエミツタを共通接続す
る第１及び第２のセルトランジスタ、並びに一端
を前記第１及び第２のセルトランジスタのコレク
タとそれぞれ対応して接続する第１及び第２の負
荷素子を備えてフリツプフロツプ型に形成され
行、列マトリクス状に配列された複数のメモリセ
ルと、これら複数のメモリセルの各列ごとに設け
られ対応する列の前記各第１セルトランジスタの
第２のエミツタと接続する第１のデイジツト線及
び前記各第２のセルトランジスタの第２のエミツ
タと接続する第２のデイジツト線と、前記複数の
メモリセルの各行ごとに設けられ対応する行の前
記第１及び第２の負荷素子の他端と接続する第１
のワード線並びに前記第１及び第２のセルトラン
ジスタの第１のエミツタと接続する第２のワード
線と、ベースに供給される電圧に応じて対応する
前記第１及び第２のデイジツト線の電流をそれぞ
れ制御する複数の第１のトランジスタを備えた読
出し電流回路と、ベースに供給される電圧に応じ
て対応する前記第２のワード線の電流をそれぞれ
制御する複数の第２のトランジスタを備えた保持
電流回路と、前記各第１のワード線とそれぞれ対
応して設けられベースに供給される電圧に応じて
コレクタ電流を流す複数の第３のトランジスタと
を備えアドレス信号と対応した前記第１のワード
線を選択レベルとするワード線ドライバー回路
と、前記各第１、第２、第３のトランジスタに基
準電圧を供給する基準電圧回路と、最高電位端子
と前記各第１、第２のデイジツト線及び第２のワ
ード線との間にそれぞれ前記第１、第２のセルト
ランジスタのベース・エミツタ間に逆方向電圧が
印加されるように接続された複数の第１のダイオ
ードと、内部回路に所定のレベル範囲の信号を入
力する信号入力端子と前記各第１、第２、第３の
トランジスタのベースとの間に、前記信号入力端
子に前記レベル範囲外の電圧を印加したときは前
記各第１、第２、第３のトランジスタをオフに
し、前記レベル範囲内では非導通となるように接
続された第２のダイオードと、前記信号入力端子
に前記レベル範囲外の電圧が印加されたときに前
記各第１のワード線を所定の電圧に固定する第３
のダイオード及びワード線電圧固定回路とを有し
ている。
クタとを交差接続し第１のエミツタを共通接続す
る第１及び第２のセルトランジスタ、並びに一端
を前記第１及び第２のセルトランジスタのコレク
タとそれぞれ対応して接続する第１及び第２の負
荷素子を備えてフリツプフロツプ型に形成され
行、列マトリクス状に配列された複数のメモリセ
ルと、これら複数のメモリセルの各列ごとに設け
られ対応する列の前記各第１セルトランジスタの
第２のエミツタと接続する第１のデイジツト線及
び前記各第２のセルトランジスタの第２のエミツ
タと接続する第２のデイジツト線と、前記複数の
メモリセルの各行ごとに設けられ対応する行の前
記第１及び第２の負荷素子の他端と接続する第１
のワード線並びに前記第１及び第２のセルトラン
ジスタの第１のエミツタと接続する第２のワード
線と、ベースに供給される電圧に応じて対応する
前記第１及び第２のデイジツト線の電流をそれぞ
れ制御する複数の第１のトランジスタを備えた読
出し電流回路と、ベースに供給される電圧に応じ
て対応する前記第２のワード線の電流をそれぞれ
制御する複数の第２のトランジスタを備えた保持
電流回路と、前記各第１のワード線とそれぞれ対
応して設けられベースに供給される電圧に応じて
コレクタ電流を流す複数の第３のトランジスタと
を備えアドレス信号と対応した前記第１のワード
線を選択レベルとするワード線ドライバー回路
と、前記各第１、第２、第３のトランジスタに基
準電圧を供給する基準電圧回路と、最高電位端子
と前記各第１、第２のデイジツト線及び第２のワ
ード線との間にそれぞれ前記第１、第２のセルト
ランジスタのベース・エミツタ間に逆方向電圧が
印加されるように接続された複数の第１のダイオ
ードと、内部回路に所定のレベル範囲の信号を入
力する信号入力端子と前記各第１、第２、第３の
トランジスタのベースとの間に、前記信号入力端
子に前記レベル範囲外の電圧を印加したときは前
記各第１、第２、第３のトランジスタをオフに
し、前記レベル範囲内では非導通となるように接
続された第２のダイオードと、前記信号入力端子
に前記レベル範囲外の電圧が印加されたときに前
記各第１のワード線を所定の電圧に固定する第３
のダイオード及びワード線電圧固定回路とを有し
ている。
また、第２のダイオードが、信号入力端子と各
第１、第２のトランジスタのベースとの間に接続
された構成を有している。
第１、第２のトランジスタのベースとの間に接続
された構成を有している。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の動作原理を説明す
るための要部の回路図である。
るための要部の回路図である。
本実施例は、互いにベースとコレクタが交差接
続されフリツフフロツプを構成するセルトランジ
スタQ1〜Q4（Q1とQ2及びQ3とQ4はそれぞれ２エ
ミツタ型NPNトランジスタを形成している。）と
負荷抵抗R1，R2とからなるメモリセル１１が、
負荷抵抗R1，R2の一端は共通接続されて高電位
側（第１）のワード線WTに、セルトランジスタ
Q2，Q4のエミツタは共通接続されて低電位側
（第２）のワード線WBに、セルトランジスタQ1
のエミツタは第１のデイジツト線Ｄに、セルトラ
ンジスタQ3のエミツタは第２のデイジツト線
にそれぞれ接続されてメモリセルアレイを構成し
ている。そして最高電位端子であるところの
VCCA端子１２とデイジツト線Ｄ、ワード線WB及
びデイジツト線の間に、それぞれダイオード
D1，D2及びD3がアノード側をVCCA端子１２にし
て接続される。さらにVCCA端子１２はエミツタ
が出力端子Ｏに接続されたNPN型の出力トラン
ジスタQ5のコレクタに接続される。
続されフリツフフロツプを構成するセルトランジ
スタQ1〜Q4（Q1とQ2及びQ3とQ4はそれぞれ２エ
ミツタ型NPNトランジスタを形成している。）と
負荷抵抗R1，R2とからなるメモリセル１１が、
負荷抵抗R1，R2の一端は共通接続されて高電位
側（第１）のワード線WTに、セルトランジスタ
Q2，Q4のエミツタは共通接続されて低電位側
（第２）のワード線WBに、セルトランジスタQ1
のエミツタは第１のデイジツト線Ｄに、セルトラ
ンジスタQ3のエミツタは第２のデイジツト線
にそれぞれ接続されてメモリセルアレイを構成し
ている。そして最高電位端子であるところの
VCCA端子１２とデイジツト線Ｄ、ワード線WB及
びデイジツト線の間に、それぞれダイオード
D1，D2及びD3がアノード側をVCCA端子１２にし
て接続される。さらにVCCA端子１２はエミツタ
が出力端子Ｏに接続されたNPN型の出力トラン
ジスタQ5のコレクタに接続される。
通常のECL型論理回路は最高電位端子として、
内部回路が接続された電源VCC端子と出力トラン
ジスタQ5のコレクタが接続されたVCCA端子１２
の２つを持つている。ここでVCCA端子１２は、
出力トランジスタQ5のエミツタに負荷抵抗が接
続されていない場合は、出力トランジスタQ5の
コレクタが接続されているのみであるので出力ト
ランジスタQ5のベースとコレクタ間にリーク電
流通路がない限り、高インピーダンス状態にあ
る。一方、メモリセルアレイの低電位側のワード
線WB及びデイジツト線Ｄ，にはセルトランジ
スタQ1〜Q4のエミツタとこれらワード線、デイ
ジツト線に定電流を供給するための定電流トラン
ジスタのコレクタしか接続されていないので、ワ
ード線WBあるいはデイジツト線Ｄ，を高電位
側に強制的に持つて行くと、ワード線WB及びデ
イジツト線Ｄ，はセルトランジスタQ1〜Q4の
エミツタ−ベース間耐圧（BVEB）、あるいはエミ
ツタ−コレクタ間耐圧（BVEC）を越えるまでは
高インピーダンス状態にある。従つて第１図に示
す様にデカツプリング用のダイオードD1，D2，
D3を介してVCCA端子１２とワード線WB及びデイ
ジツト線Ｄ，と接続する事で、VCCA端子１２
よりセルトランジスタのBVEB，BVECを観測する
事ができる。
内部回路が接続された電源VCC端子と出力トラン
ジスタQ5のコレクタが接続されたVCCA端子１２
の２つを持つている。ここでVCCA端子１２は、
出力トランジスタQ5のエミツタに負荷抵抗が接
続されていない場合は、出力トランジスタQ5の
コレクタが接続されているのみであるので出力ト
ランジスタQ5のベースとコレクタ間にリーク電
流通路がない限り、高インピーダンス状態にあ
る。一方、メモリセルアレイの低電位側のワード
線WB及びデイジツト線Ｄ，にはセルトランジ
スタQ1〜Q4のエミツタとこれらワード線、デイ
ジツト線に定電流を供給するための定電流トラン
ジスタのコレクタしか接続されていないので、ワ
ード線WBあるいはデイジツト線Ｄ，を高電位
側に強制的に持つて行くと、ワード線WB及びデ
イジツト線Ｄ，はセルトランジスタQ1〜Q4の
エミツタ−ベース間耐圧（BVEB）、あるいはエミ
ツタ−コレクタ間耐圧（BVEC）を越えるまでは
高インピーダンス状態にある。従つて第１図に示
す様にデカツプリング用のダイオードD1，D2，
D3を介してVCCA端子１２とワード線WB及びデイ
ジツト線Ｄ，と接続する事で、VCCA端子１２
よりセルトランジスタのBVEB，BVECを観測する
事ができる。
第２図はワード線WTの電圧を0Vとし、VCCA
端子１２に電圧を加えた場合の電流特性を示すも
のである。通常BVEB又はBVECは3.5V程度の値を
持つているので、ダイオードD1，D2，D3の順方
向電圧を0.8Vとして電圧VCCAを4.2V以上にする
と、セルトランジスタはブレークダウンして
VCCA端子１２よりワード線WTにダイオードD1，
D2，D3を介して電流を流し込む事ができる。と
ころで、いまセルトランジスタQ1，Q2，Q3，Q4
のどれか１つでもEB（エミツタ−ベース）間ある
いはEC（エミツタ−コレクタ）間にリークがある
と、このリーク電流通路を介してEB間又はEC間
がブレークダウンする以前にVCCA端子１２より
電流をワード線WTに流すので、第２図Ｂに示す
様にほぼダイオードD1，D2又はD3のダイオード
特性が観測される。なお第２図においてＡは正常
特性を示す。
端子１２に電圧を加えた場合の電流特性を示すも
のである。通常BVEB又はBVECは3.5V程度の値を
持つているので、ダイオードD1，D2，D3の順方
向電圧を0.8Vとして電圧VCCAを4.2V以上にする
と、セルトランジスタはブレークダウンして
VCCA端子１２よりワード線WTにダイオードD1，
D2，D3を介して電流を流し込む事ができる。と
ころで、いまセルトランジスタQ1，Q2，Q3，Q4
のどれか１つでもEB（エミツタ−ベース）間ある
いはEC（エミツタ−コレクタ）間にリークがある
と、このリーク電流通路を介してEB間又はEC間
がブレークダウンする以前にVCCA端子１２より
電流をワード線WTに流すので、第２図Ｂに示す
様にほぼダイオードD1，D2又はD3のダイオード
特性が観測される。なお第２図においてＡは正常
特性を示す。
この動作原理に基づいて構成された本発明の一
実施例の回路図を第３図に示す。
実施例の回路図を第３図に示す。
本実施例は、メモリセルM11……Monがワード
線WT1……WTo，WB1……WBoとデイジツト線
D1，1……Dn，n間にそれぞれ配置されメモリ
セルアレイ２１を構成している。そしてデイジツ
ト線D1，1……Dn，nはそれぞれ読出し電流回
路２２の定電流（第１の）トランジスタのコレク
タに接続され、ワード線WB1……WBoはそれぞ
れ保持電流回路２３の定電流（第２の）トランジ
スタのコレクタに接続され、ワード線WT1……
WToはそれぞれワードドライバ回路２４のドラ
イバトランジスタのエミツタに接続される。さら
にワード線WT1……WToはそれぞれダイオード
DWT1……DWToを介してワード線電圧固定回路２
５の出力トランジスタのコレクタに接続され、ワ
ード線電圧固定回路２５の入力トランジスタQ11
のベースは第３のダイオードDCを介して内部回
路２６の信号入力端子INに接続され、この信号
入力端子INは、ダイオードDdを介して、メモリ
セルアレイ２１の保持電流IWB1……IWBo及び読出
し電流ID1，ＩD1……IDn，ＩDnを制御する制御回
路としての、基準電圧回路２７の基準電圧端子３
０に接続され、基準電圧端子３０はさらに読出し
電流回路２２、保持電流回路２３及びワードドラ
イバ回路２４の定電流（第１、第２、第３の）ト
ランジスタのベースに接続される。一方デイジツ
ト線D1，1……Dn，n及びワード線WB1……
WBoは、それぞれ（第１の）ダイオードDD1，ＤD
１……DDn，ＤDn及びダイオードDWB1……DWBoの
カソードに接続されダイオードDD1，ＤD1……
DDn，ＤDn及びDWB1……DWBoのアノードは共通接
続されダイオードDaとDbの直列接続回路を介し
出力トランジスタ２８のコレクタに接続された
VCCA端子２９に接続される。
線WT1……WTo，WB1……WBoとデイジツト線
D1，1……Dn，n間にそれぞれ配置されメモリ
セルアレイ２１を構成している。そしてデイジツ
ト線D1，1……Dn，nはそれぞれ読出し電流回
路２２の定電流（第１の）トランジスタのコレク
タに接続され、ワード線WB1……WBoはそれぞ
れ保持電流回路２３の定電流（第２の）トランジ
スタのコレクタに接続され、ワード線WT1……
WToはそれぞれワードドライバ回路２４のドラ
イバトランジスタのエミツタに接続される。さら
にワード線WT1……WToはそれぞれダイオード
DWT1……DWToを介してワード線電圧固定回路２
５の出力トランジスタのコレクタに接続され、ワ
ード線電圧固定回路２５の入力トランジスタQ11
のベースは第３のダイオードDCを介して内部回
路２６の信号入力端子INに接続され、この信号
入力端子INは、ダイオードDdを介して、メモリ
セルアレイ２１の保持電流IWB1……IWBo及び読出
し電流ID1，ＩD1……IDn，ＩDnを制御する制御回
路としての、基準電圧回路２７の基準電圧端子３
０に接続され、基準電圧端子３０はさらに読出し
電流回路２２、保持電流回路２３及びワードドラ
イバ回路２４の定電流（第１、第２、第３の）ト
ランジスタのベースに接続される。一方デイジツ
ト線D1，1……Dn，n及びワード線WB1……
WBoは、それぞれ（第１の）ダイオードDD1，ＤD
１……DDn，ＤDn及びダイオードDWB1……DWBoの
カソードに接続されダイオードDD1，ＤD1……
DDn，ＤDn及びDWB1……DWBoのアノードは共通接
続されダイオードDaとDbの直列接続回路を介し
出力トランジスタ２８のコレクタに接続された
VCCA端子２９に接続される。
すなわち、出力トランジスタ２８のコレクタが
接続されたVCCA端子２９にはダイオードDa，Db
を介して各デイジツト線D1，1……Dn，nにダ
イオードDD1，ＤD1……DDn，ＤDnが接続され、各
ワード線WB1……WBoにはダイオードDWB1……
DWBoが接続されれている。
接続されたVCCA端子２９にはダイオードDa，Db
を介して各デイジツト線D1，1……Dn，nにダ
イオードDD1，ＤD1……DDn，ＤDnが接続され、各
ワード線WB1……WBoにはダイオードDWB1……
DWBoが接続されれている。
通常のメモリの読出し書込み動作の場合には、
デイジツト線D1，1……Dn，n及びワード線
WB1……WBoの電位は電源VCCの電圧VCCよりダ
イオードの順方向電圧（Vf）の３倍以下の電位
には下らないので、これらダイオードDa，Db，
DD1，ＤD1……DDn，ＤDn，DWB1……DWBoの影響は
ない。
デイジツト線D1，1……Dn，n及びワード線
WB1……WBoの電位は電源VCCの電圧VCCよりダ
イオードの順方向電圧（Vf）の３倍以下の電位
には下らないので、これらダイオードDa，Db，
DD1，ＤD1……DDn，ＤDn，DWB1……DWBoの影響は
ない。
信号入力端子INには通常動作の場合は、−
0.9V／−1.7Vの正規の論理レベルが加えられる
が、本実施例のメモリセルのリーク電流特性を観
測する場合には、電源VEEの電圧VEEと同一レベ
ルが印加される。信号入力端子INがVEEと同一レ
ベルになると、まずダイオードDdを介して基準
電圧回路２７の出力レベルが引き下げられ、保持
電流回路２３、読出し電流回路２２及びワードド
ライバー回路２４の定電流トランジスタがすべて
オフする。
0.9V／−1.7Vの正規の論理レベルが加えられる
が、本実施例のメモリセルのリーク電流特性を観
測する場合には、電源VEEの電圧VEEと同一レベ
ルが印加される。信号入力端子INがVEEと同一レ
ベルになると、まずダイオードDdを介して基準
電圧回路２７の出力レベルが引き下げられ、保持
電流回路２３、読出し電流回路２２及びワードド
ライバー回路２４の定電流トランジスタがすべて
オフする。
この結果メモリセルアレイ２１の保持電流IWB1
……IWBo及び読出し電流ID1，ＩD1……IDn，ＩDnが
オフするので、メモリセルのリーク電流特性の観
測が容易かつ正確になる。
……IWBo及び読出し電流ID1，ＩD1……IDn，ＩDnが
オフするので、メモリセルのリーク電流特性の観
測が容易かつ正確になる。
一方信号入力端子INに接続されたダイオード
Dcによつて、ワード線電圧固定回路２５がオン
する。すなわち、信号入力端子INに正規論理レ
ベルが入力されている場合は、ワード線電圧固定
回路２５の入力トランジスタQ11がオンしてい
て、出力電流IWはゼロとなつているが、信号入力
端子INがVEEと同一レベルとなると、トランジス
タQ11はオフし、出力電流IWが発生する。出力電
流IWは、ワードドライバー回路２４の定電流トラ
ンジスタがすべてオフしている結果、ダイオード
DWT1……DWToに等量に分流し、ワード線WT1…
…WToをVCCよりダイオードの順方向電圧Vfだけ
低く選択レベルとほぼ等しい電位に固定する。
Dcによつて、ワード線電圧固定回路２５がオン
する。すなわち、信号入力端子INに正規論理レ
ベルが入力されている場合は、ワード線電圧固定
回路２５の入力トランジスタQ11がオンしてい
て、出力電流IWはゼロとなつているが、信号入力
端子INがVEEと同一レベルとなると、トランジス
タQ11はオフし、出力電流IWが発生する。出力電
流IWは、ワードドライバー回路２４の定電流トラ
ンジスタがすべてオフしている結果、ダイオード
DWT1……DWToに等量に分流し、ワード線WT1…
…WToをVCCよりダイオードの順方向電圧Vfだけ
低く選択レベルとほぼ等しい電位に固定する。
この状態でVCCA端子２９にVCCより高い電圧
VCCAを印加すると、セルトランジスタにリーク
電流通路がなくBVEB，BVEC＝3.5Vとして、電圧
VCCAは3.5V＋２×Vf＝3.5V＋0.8V×２＝5.1Vま
では、セルトランジスタがブレークダウンしない
ので電流を流さない。しかしセルトランジスタの
どれか１つでもリーク電流通路が存在する場合に
は、電圧VCCAとして２×Vf＝1.6V以上の電圧で
電流を流しはじめる。すなわちVCCA端子２９に
1.6Vより大なる約2V程度の電圧を印加して、こ
の時のVCCA端子２９より流し込む電流の有無を
検出し、半導体メモリの良／不良を判定すれば良
い訳である。
VCCAを印加すると、セルトランジスタにリーク
電流通路がなくBVEB，BVEC＝3.5Vとして、電圧
VCCAは3.5V＋２×Vf＝3.5V＋0.8V×２＝5.1Vま
では、セルトランジスタがブレークダウンしない
ので電流を流さない。しかしセルトランジスタの
どれか１つでもリーク電流通路が存在する場合に
は、電圧VCCAとして２×Vf＝1.6V以上の電圧で
電流を流しはじめる。すなわちVCCA端子２９に
1.6Vより大なる約2V程度の電圧を印加して、こ
の時のVCCA端子２９より流し込む電流の有無を
検出し、半導体メモリの良／不良を判定すれば良
い訳である。
又、本実施例において、ワードドライバー回路
２４の定電流トランジスタはオフさせずに、ワー
ドアドレス入力信号を加える方法がある。こうす
るとこのワードアドレス入力信号に応じてワード
線WT1……WToの内１本のみが選択され、高レ
ベルとなり、残りはすべて低レベルとなるので、
選択的に１本のワード線上のメモリセルのみのリ
ーク電流特性もチエツクする事ができる。
２４の定電流トランジスタはオフさせずに、ワー
ドアドレス入力信号を加える方法がある。こうす
るとこのワードアドレス入力信号に応じてワード
線WT1……WToの内１本のみが選択され、高レ
ベルとなり、残りはすべて低レベルとなるので、
選択的に１本のワード線上のメモリセルのみのリ
ーク電流特性もチエツクする事ができる。
（発明の効果）
以上、詳細説明したとおり、本発明の半導体メ
モリは、最高電位端子（VCCA）とデイジツト線
及び低電位側のワード線との間に接続されたデカ
ツプル用のダイオード更には高電位側のワード線
に接続されたワード線電圧固定回路により、若し
もメモリセルを構成するトランジスタにリーク電
流通路がある場合、最高電位端子より前記ダイオ
ード及び前記リーク電流通路のあるメモリセルを
介して最低電位端子（VEE）との間に電流通路が
形成されるので、リーク電流通路のあるメモリセ
ルの有無を容易に試験できるという効果を有す
る。更に本発明の半導体メモリは外部制御信号に
より保持電流回路と読出し電流回路の定電流トラ
ンジスタをオフすることにより一層正確なリーク
電流通路のチエツクができるという効果を有す
る。
モリは、最高電位端子（VCCA）とデイジツト線
及び低電位側のワード線との間に接続されたデカ
ツプル用のダイオード更には高電位側のワード線
に接続されたワード線電圧固定回路により、若し
もメモリセルを構成するトランジスタにリーク電
流通路がある場合、最高電位端子より前記ダイオ
ード及び前記リーク電流通路のあるメモリセルを
介して最低電位端子（VEE）との間に電流通路が
形成されるので、リーク電流通路のあるメモリセ
ルの有無を容易に試験できるという効果を有す
る。更に本発明の半導体メモリは外部制御信号に
より保持電流回路と読出し電流回路の定電流トラ
ンジスタをオフすることにより一層正確なリーク
電流通路のチエツクができるという効果を有す
る。
従つて、本発明によれば、ウエハー状態での電
気的試験において、僅かなリーク電流でも検出で
きる高信頼性の半導体メモリが得られる。
気的試験において、僅かなリーク電流でも検出で
きる高信頼性の半導体メモリが得られる。
第１図は本発明の一実施例の動作原理を説明す
るための要部の回路図、第２図は第１図における
ワード線WT−VCCA端子間の電流電圧特性図、第
３図は本発明の一実施例の回路図である。 １１……メモリセル、１２……VCCA端子、２
１……メモリセルアレイ、２２……読出し電流回
路、２３……保持電流回路、２４……ワードドラ
イバー回路、２５……ワード線電圧固定回路、２
６……内部回路、２７……基準電圧回路、２８…
…出力トランジスタ、２９……VCCA端子、３０
……基準電圧端子、Ｄ，，D1，1，Dn，n…
…デイジツト線、D1〜D3，Dc，Dd，DD1，D1，
DDn，Dn，DWB1，DWBo，DWT1，DWTo……ダイオ
ード、ID1，D1，IDn，Dn……読出し電流、IWB1，
IWBo……保持電流、IW……出力電流（ワード線電
圧固定回路）、IN……信号入力端子、M11，M1n，
M1o，Mon……メモリセル、Ｏ……出力端子、Q1
〜Q5，Q11……NPNトランジスタ、R1，R2……
負荷抵抗、WB，WB1，WBo，WT，WT1，
WTo……ワード線。
るための要部の回路図、第２図は第１図における
ワード線WT−VCCA端子間の電流電圧特性図、第
３図は本発明の一実施例の回路図である。 １１……メモリセル、１２……VCCA端子、２
１……メモリセルアレイ、２２……読出し電流回
路、２３……保持電流回路、２４……ワードドラ
イバー回路、２５……ワード線電圧固定回路、２
６……内部回路、２７……基準電圧回路、２８…
…出力トランジスタ、２９……VCCA端子、３０
……基準電圧端子、Ｄ，，D1，1，Dn，n…
…デイジツト線、D1〜D3，Dc，Dd，DD1，D1，
DDn，Dn，DWB1，DWBo，DWT1，DWTo……ダイオ
ード、ID1，D1，IDn，Dn……読出し電流、IWB1，
IWBo……保持電流、IW……出力電流（ワード線電
圧固定回路）、IN……信号入力端子、M11，M1n，
M1o，Mon……メモリセル、Ｏ……出力端子、Q1
〜Q5，Q11……NPNトランジスタ、R1，R2……
負荷抵抗、WB，WB1，WBo，WT，WT1，
WTo……ワード線。
Claims (1)
- 【特許請求の範囲】 １ 互いにベースとコレクタとを交差接続し第１
のエミツタを共通接続する第１及び第２のセルト
ランジスタ、並びに一端を前記第１及び第２のセ
ルトランジスタのコレクタとそれぞれ対応して接
続する第１及び第２の負荷素子を備えてフリツプ
フロツプ型に形成され行、列マトリクス状に配列
された複数のメモリセルと、これら複数のメモリ
セルの各列ごとに設けられ対応する列の前記各第
１のセルトランジスタの第２のエミツタと接続す
る第１のデイジツト線及び前記各第２のセルトラ
ンジスタの第２のエミツタと接続する第２のデイ
ジツト線と、前記複数のメモリセルの各行ごとに
設けられ対応する行の前記第１及び第２の負荷素
子の他端と接続する第１のワード線並びに前記第
１及び第２のセルトランジスタの第１のエミツタ
と接続する第２のワード線と、ベースに供給され
る電圧に応じて対応する前記第１及び第２のデイ
ジツト線の電流をそれぞれ制御する複数の第１の
トランジスタを備えた読出し電流回路と、ベース
に供給される電圧に応じて対応する前記第２のワ
ード線の電流をそれぞれ制御する複数の第２のト
ランジスタを備えた保持電流回路と、前記各第１
のワード線とそれぞれ対応して設けられベースに
供給される電圧に応じてコレクタ電流を流す複数
の第３のトランジスタとを備えアドレス信号と対
応した前記第１のワード線を選択レベルとするワ
ード線ドライバー回路と、前記各第１、第２、第
３のトランジスタに基準電圧を供給する基準電圧
回路と、最高電位端子と前記各第１、第２のデイ
ジツト線及び第２のワード線との間にそれぞれ前
記第１、第２のセルトランジスタのベース・エミ
ツタ間に逆方向電圧が印加されるように接続され
た複数の第１のダイオードと、内部回路に所定の
レベル範囲の信号を入力する信号入力端子と前記
各第１、第２、第３のトランジスタのベースとの
間に、前記信号入力端子に前記レベル範囲外の電
圧を印加したときは前記各第１、第２、第３のト
ランジスタをオフにし、前記レベル範囲内では非
導通となるように接続された第２のダイオード
と、前記信号入力端子に前記レベル範囲外の電圧
が印加されたときに前記各第１のワード線を所定
の電圧に固定する第３のダイオード及びワード線
電圧固定回路とを有することを特徴とする半導体
メモリ。 ２ 第２のダイオードが、信号入力端子と各第
１、第２のトランジスタのベースとの間に接続さ
れた請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189105A JPS6166297A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189105A JPS6166297A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6166297A JPS6166297A (ja) | 1986-04-05 |
| JPH0458679B2 true JPH0458679B2 (ja) | 1992-09-18 |
Family
ID=16235444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189105A Granted JPS6166297A (ja) | 1984-09-10 | 1984-09-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166297A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3088140B2 (ja) * | 1991-07-24 | 2000-09-18 | 日本電気株式会社 | 半導体記憶装置 |
| KR100370956B1 (ko) * | 2000-07-22 | 2003-02-06 | 주식회사 하이닉스반도체 | 누설전류 측정용 테스트 패턴 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987852A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 半導体記憶装置 |
| JPS5998389A (ja) * | 1983-10-21 | 1984-06-06 | Hitachi Ltd | 半導体メモリ |
| JPS6145490A (ja) * | 1984-08-09 | 1986-03-05 | Nec Corp | 半導体メモリ集積回路 |
-
1984
- 1984-09-10 JP JP59189105A patent/JPS6166297A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987852A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 半導体記憶装置 |
| JPS5998389A (ja) * | 1983-10-21 | 1984-06-06 | Hitachi Ltd | 半導体メモリ |
| JPS6145490A (ja) * | 1984-08-09 | 1986-03-05 | Nec Corp | 半導体メモリ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6166297A (ja) | 1986-04-05 |
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