JPS62154300A - 読出し専用半導体記憶装置 - Google Patents
読出し専用半導体記憶装置Info
- Publication number
- JPS62154300A JPS62154300A JP60294150A JP29415085A JPS62154300A JP S62154300 A JPS62154300 A JP S62154300A JP 60294150 A JP60294150 A JP 60294150A JP 29415085 A JP29415085 A JP 29415085A JP S62154300 A JPS62154300 A JP S62154300A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- parasitic
- storage cell
- circuit
- betapnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は読出し専用半導体記憶装置に関する。
一般に電気的に書込み可能な読出し専用半導体記憶装置
（以下ＦＲＯＭと記す）では、書込み動作は以下の様に
行なわれる。すなわち、外部より１００ｍＡ前後の電流
を記憶セルを構成するベースオーブンのトランジスタの
エミッタからコレクタへ流し込み、そのエミッタ・ベー
ス接合を短絡することにより情報を書込む。この書込み
動作時、トランジスタ抵抗等の素子に２０数ボルトの高
電圧が印加されるので寄生のｐｎｐ トランジスタ。、
ｎトランジスタ及びそれらの組合せより成るサイリスタ
が動作を開始する。特に寄生サイリスタは、本来書込も
うとしている電流通路とは別の通路を形成し記憶セル番
こ十分な電流が供給されず情報が書込めないという事態
をおこす。以下にその２例を示す。
（以下ＦＲＯＭと記す）では、書込み動作は以下の様に
行なわれる。すなわち、外部より１００ｍＡ前後の電流
を記憶セルを構成するベースオーブンのトランジスタの
エミッタからコレクタへ流し込み、そのエミッタ・ベー
ス接合を短絡することにより情報を書込む。この書込み
動作時、トランジスタ抵抗等の素子に２０数ボルトの高
電圧が印加されるので寄生のｐｎｐ トランジスタ。、
ｎトランジスタ及びそれらの組合せより成るサイリスタ
が動作を開始する。特に寄生サイリスタは、本来書込も
うとしている電流通路とは別の通路を形成し記憶セル番
こ十分な電流が供給されず情報が書込めないという事態
をおこす。以下にその２例を示す。
第１の例は記憶セル間に形成された寄生サイリスタの場
合である。第１図に示す様にＣｅ１ｌｌｌ。
合である。第１図に示す様にＣｅ１ｌｌｌ。
Ｃｅ１１１２は書込済記憶セル（二ＢＧダイオード）Ｃ
ｅ１１１□、 Ｃｅ１ｌ□□は未書込みの記憶セル（＝
ベース・オープン。ｐｎ ｔ−ランジスタ）あるとする
。この時第１図の回路は等価的に第２図の回路と等しく
なる。書込済記憶セルＣｅ ｌ Ｉ ２□のアノード側
はｐｎｐ トランジスタＱ２のエミッタそのカソード側
はｐｎｐ ｌ’ランジスタＱ２のベースとして作用しワ
ード、ｌ１ＩＷ２に接続されている。一方未書込み記憶
セルＣｅ１１２□のベースはＱ２のコレクタとしても作
用するうさらに容量Ｃはワード線Ｗ２と最低電位基板と
の間の寄生容量である。
ｅ１１１□、 Ｃｅ１ｌ□□は未書込みの記憶セル（＝
ベース・オープン。ｐｎ ｔ−ランジスタ）あるとする
。この時第１図の回路は等価的に第２図の回路と等しく
なる。書込済記憶セルＣｅ ｌ Ｉ ２□のアノード側
はｐｎｐ トランジスタＱ２のエミッタそのカソード側
はｐｎｐ ｌ’ランジスタＱ２のベースとして作用しワ
ード、ｌ１ＩＷ２に接続されている。一方未書込み記憶
セルＣｅ１１２□のベースはＱ２のコレクタとしても作
用するうさらに容量Ｃはワード線Ｗ２と最低電位基板と
の間の寄生容量である。
今Ｃｅ１ｌ を書込むためデジット線Ｄ２からワード
線Ｗ１方向に書込み電流を流し込もうとする。
線Ｗ１方向に書込み電流を流し込もうとする。
この時第２図において容１１Ｃの充電電流がＱ 、、Ｑ
２より成る寄生サイリスタのトリが電流となりＱ １
＋Ｑ２の電流増幅率の積がβ。、ｎ×β、ｎｐ〉１の場
合、サイリスタはオンする。この結果、書込み電流の一
部はＱ２→Ｑ１→Ｄ１１という寄生電流通路を流れるこ
とになる。
２より成る寄生サイリスタのトリが電流となりＱ １
＋Ｑ２の電流増幅率の積がβ。、ｎ×β、ｎｐ〉１の場
合、サイリスタはオンする。この結果、書込み電流の一
部はＱ２→Ｑ１→Ｄ１１という寄生電流通路を流れるこ
とになる。
第２の例は、ワード線間に形成された寄生サイリスタの
場合である。第３図に示す様にＣｅ Ｉ Ｉ １は書込
済記憶セル、Ｃｅ１１２は未書込み記憶セルであるとす
る。この回路は第４図と等価であり、ｎｐｎトランジス
タＱ１はワードｍｗよ、Ｗ２をコレクタ、エミッタとし
、最低電位基板をベースとする。ｐｎｐトランジスタＱ
２はＢＣタイオードＣｅ１ｌ工のアノード・カソードを
エミッタ・ベースとし、最低電位基板をコレクタとする
。容量Ｃはワードｌ５Ｗ１と最低電位基板との間の寄生
容量である。今、未書込み記憶セルＣｅ１ｌ を書込
むべくデジッ）線Ｄ１からワードＭＷ、に書込み電流を
流し込もうとすると、第１の例と同様に。ｐｎ トラン
ジスタＱ１＋ ｐｎｐトランジスタＱ２の電流増幅率が
β。、ｎ×β、。、〉１を満たすと容量Ｃの充電電流が
トリガ電流となりＱ０→Ｑ０と寄生電流通路の方に電流
がもれる。
場合である。第３図に示す様にＣｅ Ｉ Ｉ １は書込
済記憶セル、Ｃｅ１１２は未書込み記憶セルであるとす
る。この回路は第４図と等価であり、ｎｐｎトランジス
タＱ１はワードｍｗよ、Ｗ２をコレクタ、エミッタとし
、最低電位基板をベースとする。ｐｎｐトランジスタＱ
２はＢＣタイオードＣｅ１ｌ工のアノード・カソードを
エミッタ・ベースとし、最低電位基板をコレクタとする
。容量Ｃはワードｌ５Ｗ１と最低電位基板との間の寄生
容量である。今、未書込み記憶セルＣｅ１ｌ を書込
むべくデジッ）線Ｄ１からワードＭＷ、に書込み電流を
流し込もうとすると、第１の例と同様に。ｐｎ トラン
ジスタＱ１＋ ｐｎｐトランジスタＱ２の電流増幅率が
β。、ｎ×β、。、〉１を満たすと容量Ｃの充電電流が
トリガ電流となりＱ０→Ｑ０と寄生電流通路の方に電流
がもれる。
これらを防ぐため製造上は、ｐｎｐ トランジスタの利
得βｐｎｐを下げるため金拡散を行なったり、記憶セル
の間を絶縁体にして実効的なベース幅を厚くしている。
得βｐｎｐを下げるため金拡散を行なったり、記憶セル
の間を絶縁体にして実効的なベース幅を厚くしている。
ＦＲＯＭは一度書込んでしまうともとの状態にはもどせ
ないので、前記製造上の対策の効果をみるためぬきとり
チェックを行っている。
ないので、前記製造上の対策の効果をみるためぬきとり
チェックを行っている。
すなわち、同一条件で作られた数多くの製品の中から何
コか取り出しそのロフトの書込み特性を判定しようとい
うものである。この方法では、全体の傾向はつかめても
チップ毎の特性はつかめず、不良原因を含んでいるチッ
プを確実に取り除くこととは困難である。
コか取り出しそのロフトの書込み特性を判定しようとい
うものである。この方法では、全体の傾向はつかめても
チップ毎の特性はつかめず、不良原因を含んでいるチッ
プを確実に取り除くこととは困難である。
本発明の目的は、書込み動作の不良原因を各チップ毎に
検査することにより不良品を確実に取り除くことができ
るＦＲＯＭを提供することにある。
検査することにより不良品を確実に取り除くことができ
るＦＲＯＭを提供することにある。
本発明のＦＲＯＭは半導体表面に形成されたＦＲＯＭの
回路の入出力信号とチップ外部からの信号を接続するた
めの電極（以下パッドと記す）に、実際の記憶セルと形
成されるのと同じ構造をもつサイリスタが接続された構
造をもつ。
回路の入出力信号とチップ外部からの信号を接続するた
めの電極（以下パッドと記す）に、実際の記憶セルと形
成されるのと同じ構造をもつサイリスタが接続された構
造をもつ。
以下、本発明の実施例について図面を参照して詳細に説
明する。第５図に本発明の第１の実施例を示す。パッド
Ｐ工〜Ｐ３はＰＲＯＭの内部回路、たとえばアドレスバ
ッファーへの入出力信号を伝えるための電極である。こ
のパッドＰ１〜Ｐ３に接続されているのが本発明による
寄生効果検出用の回路である。この回路の構成は次の様
になっている。
明する。第５図に本発明の第１の実施例を示す。パッド
Ｐ工〜Ｐ３はＰＲＯＭの内部回路、たとえばアドレスバ
ッファーへの入出力信号を伝えるための電極である。こ
のパッドＰ１〜Ｐ３に接続されているのが本発明による
寄生効果検出用の回路である。この回路の構成は次の様
になっている。
Ｃｅ１１５１は未書込み記憶セル、Ｃｅ１１５２は書込
み済記憶セルであり、ともにワード線Ｗ５１上に実際の
記憶セルと同じ構造で作られている。Ｄ１〜Ｄ、はダイ
オードでありＦＲＯＭが通常のＴＴＬレベルで動作して
いる間は逆方向にブレークダウンせず、本発明による回
路は動作しない様になっている。
み済記憶セルであり、ともにワード線Ｗ５１上に実際の
記憶セルと同じ構造で作られている。Ｄ１〜Ｄ、はダイ
オードでありＦＲＯＭが通常のＴＴＬレベルで動作して
いる間は逆方向にブレークダウンせず、本発明による回
路は動作しない様になっている。
第６図は第５図の等価回路であり、Ｃｅ＋ １５１＋
Ｃｅ１ｌ ５２はそれぞれＱ６１１ Ｑ６□に対応して
いる。この検出回路を動作させるには第６図においてパ
ッドＰ３にダイオードＤ、をブレークダウンさせる以上
の電圧をかけパッドＰ１からトリガ電流をひく。このと
き。ｐｎ トランジスタＱ６□のβ。、ｎとｐｎｐ ト
ランジスタＱ６□のβｐｎｐがβ。、ｎ×β、。、〉１
を満たす様な関係にあるときＰ３からＰ２に向は電流が
流れる。このＱ、、Ｉ Ｑ、□はそれぞれ実際の未書込
み記憶セル、書込み済記憶セルと全く同一構造をもって
いるため上で述べたβ。、ｎＸβｐｎｐの値は実際の記
憶セルと同じものとなっている。つまり寄生サイリスタ
効果に起因する書込み不良が起こるかどうかはバッドＰ
からＰ２に向けて電流が流れるか否かによりチェックす
ることができる。しかもこの検査は全チップを対象に行
うことができる。これにより１つのロフトからいくつか
を抜いて判定を行う従来の方法に比べ確実に不良品とな
る一ｉＪ能性をもつチップを除去することができる。
Ｃｅ１ｌ ５２はそれぞれＱ６１１ Ｑ６□に対応して
いる。この検出回路を動作させるには第６図においてパ
ッドＰ３にダイオードＤ、をブレークダウンさせる以上
の電圧をかけパッドＰ１からトリガ電流をひく。このと
き。ｐｎ トランジスタＱ６□のβ。、ｎとｐｎｐ ト
ランジスタＱ６□のβｐｎｐがβ。、ｎ×β、。、〉１
を満たす様な関係にあるときＰ３からＰ２に向は電流が
流れる。このＱ、、Ｉ Ｑ、□はそれぞれ実際の未書込
み記憶セル、書込み済記憶セルと全く同一構造をもって
いるため上で述べたβ。、ｎＸβｐｎｐの値は実際の記
憶セルと同じものとなっている。つまり寄生サイリスタ
効果に起因する書込み不良が起こるかどうかはバッドＰ
からＰ２に向けて電流が流れるか否かによりチェックす
ることができる。しかもこの検査は全チップを対象に行
うことができる。これにより１つのロフトからいくつか
を抜いて判定を行う従来の方法に比べ確実に不良品とな
る一ｉＪ能性をもつチップを除去することができる。
第７図に本発明の第２の実施例を示す。この例はワード
線間に形成された寄生サイリスタについて検出を行う。
線間に形成された寄生サイリスタについて検出を行う。
第８図に等価回路を示す。１）ｎｐ）ランジスタＱ８□
は書込み済記憶セルＤ７と最低電位基板との間で形成さ
れ、一方ｎｐｎトランジスタＱ８□はワード線Ｗ０とＷ
２の間で作られる。パッドＰ に電圧をかけＰｌでトリ
ガ電流を流したときにＰ からＰ２に電流が流れるか否
かで判定を行うのは実施例の第１の場合と同じである。
は書込み済記憶セルＤ７と最低電位基板との間で形成さ
れ、一方ｎｐｎトランジスタＱ８□はワード線Ｗ０とＷ
２の間で作られる。パッドＰ に電圧をかけＰｌでトリ
ガ電流を流したときにＰ からＰ２に電流が流れるか否
かで判定を行うのは実施例の第１の場合と同じである。
本芙施例の様に、パッドに接続する寄生効果検査用回路
はｐｎｐｎ構造をもつサイリスタばかりでなく、例えば
それらを個々に分けた回路で記憶セル等の特性を測定す
ることができる。つまり、記憶セル間の寄生ｐｎｐ ト
ランジスタの利得をチェックしたり、ワード間の寄生。
はｐｎｐｎ構造をもつサイリスタばかりでなく、例えば
それらを個々に分けた回路で記憶セル等の特性を測定す
ることができる。つまり、記憶セル間の寄生ｐｎｐ ト
ランジスタの利得をチェックしたり、ワード間の寄生。
ｐｎ ｌ−ランジスタの利得等をチェックできる。
以上説明した様に、本発明によれば、内部回路の信号の
取出し電極に、内部回路とは独立した寄生効果検出用回
路を設けることによりチップ毎に寄生効果の影響を検査
する能力をもった読出し専用半導体記憶装置を得ること
ができる。
取出し電極に、内部回路とは独立した寄生効果検出用回
路を設けることによりチップ毎に寄生効果の影響を検査
する能力をもった読出し専用半導体記憶装置を得ること
ができる。
第１図は記憶セル間に作られる寄生サイリスタでその等
価回路が第２図、第３図はワード線間に作られる寄生サ
イリスタで、その等価回路が第４図。第５図、第６図は
本発明による第１の実施例の説明図であり、第７図、第
８図は第２の実施例の説明図。 代理人 弁理士 内 原 晋″パ″：〉、第４図 １７図 第８図
価回路が第２図、第３図はワード線間に作られる寄生サ
イリスタで、その等価回路が第４図。第５図、第６図は
本発明による第１の実施例の説明図であり、第７図、第
８図は第２の実施例の説明図。 代理人 弁理士 内 原 晋″パ″：〉、第４図 １７図 第８図
Claims (2)
- （１）内部回路の信号の入出力用電極に、内部回路とは
独立にトランジスタ特性や寄生効果特性が検出できるテ
スト回路が接続されていることを特徴とする読出し専用
半導体記憶装置。 - （２）請求範囲（１）において該テスト回路は、内部回
路の通常の入出力電圧（ＴＴＬでは−０．５Ｖ〜＋５．
５Ｖ）では動作しない事を特徴とする読出し専用半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294150A JPS62154300A (ja) | 1985-12-26 | 1985-12-26 | 読出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294150A JPS62154300A (ja) | 1985-12-26 | 1985-12-26 | 読出し専用半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154300A true JPS62154300A (ja) | 1987-07-09 |
Family
ID=17803953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294150A Pending JPS62154300A (ja) | 1985-12-26 | 1985-12-26 | 読出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215717A (ja) * | 2013-04-23 | 2014-11-17 | 富士通株式会社 | 電子回路 |
-
1985
- 1985-12-26 JP JP60294150A patent/JPS62154300A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014215717A (ja) * | 2013-04-23 | 2014-11-17 | 富士通株式会社 | 電子回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6625073B1 (en) | Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices | |
| US6181154B1 (en) | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device | |
| US4527254A (en) | Dynamic random access memory having separated VDD pads for improved burn-in | |
| KR900006150B1 (ko) | 집적회로장치 | |
| US4800418A (en) | Integrated circuit with improved monitoring function by use of built-in elements | |
| KR20070109434A (ko) | 반도체 칩의 오픈 테스트(ｏｐｅｎ ｔｅｓｔ) 및 쇼트테스트(ｓｈｏｒｔ ｔｅｓｔ) 방법 및 반도체 테스트시스템 | |
| US3801905A (en) | Method of testing for the operability of integrated semiconductor circuits having a plurality of separable circuits | |
| EP0084260A1 (en) | Semiconductor integrated-circuit device with test circuit | |
| US3867693A (en) | LSI chip test probe contact integrity checking circuit | |
| US4719599A (en) | Programmable read-only memory device provided with test cells | |
| JPH0526368B2 (ja) | ||
| US4465973A (en) | Pad for accelerated memory test | |
| US5708610A (en) | Semiconductor memory device and semiconductor device | |
| JPS62154300A (ja) | 読出し専用半導体記憶装置 | |
| US3993934A (en) | Integrated circuit structure having a plurality of separable circuits | |
| JPS588079B2 (ja) | ハンドウタイメモリ | |
| JPS6126160B2 (ja) | ||
| JPS601720B2 (ja) | 半導体メモリ | |
| EP0228283B1 (en) | Semiconductor memory circuit having inspection circuit | |
| JPS6238800B2 (ja) | ||
| JPH09199672A (ja) | 半導体集積回路装置及びその検査方法 | |
| US7251758B2 (en) | Semiconductor device testing apparatus, system, and method for testing the contacting with semiconductor devices positioned one upon the other | |
| JP2001217390A (ja) | 被評価素子を備えた高集積回路チップおよびその被評価素子検査法 | |
| JPS60235455A (ja) | ダイナミツクメモリ− | |
| JPS5966144A (ja) | 識別用ヒユ−ズ回路 |