JPS62154300A - 読出し専用半導体記憶装置 - Google Patents
読出し専用半導体記憶装置Info
- Publication number
- JPS62154300A JPS62154300A JP60294150A JP29415085A JPS62154300A JP S62154300 A JPS62154300 A JP S62154300A JP 60294150 A JP60294150 A JP 60294150A JP 29415085 A JP29415085 A JP 29415085A JP S62154300 A JPS62154300 A JP S62154300A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- parasitic
- storage cell
- circuit
- betapnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は読出し専用半導体記憶装置に関する。
一般に電気的に書込み可能な読出し専用半導体記憶装置
(以下FROMと記す)では、書込み動作は以下の様に
行なわれる。すなわち、外部より100mA前後の電流
を記憶セルを構成するベースオーブンのトランジスタの
エミッタからコレクタへ流し込み、そのエミッタ・ベー
ス接合を短絡することにより情報を書込む。この書込み
動作時、トランジスタ抵抗等の素子に20数ボルトの高
電圧が印加されるので寄生のpnp トランジスタ。、
nトランジスタ及びそれらの組合せより成るサイリスタ
が動作を開始する。特に寄生サイリスタは、本来書込も
うとしている電流通路とは別の通路を形成し記憶セル番
こ十分な電流が供給されず情報が書込めないという事態
をおこす。以下にその2例を示す。
(以下FROMと記す)では、書込み動作は以下の様に
行なわれる。すなわち、外部より100mA前後の電流
を記憶セルを構成するベースオーブンのトランジスタの
エミッタからコレクタへ流し込み、そのエミッタ・ベー
ス接合を短絡することにより情報を書込む。この書込み
動作時、トランジスタ抵抗等の素子に20数ボルトの高
電圧が印加されるので寄生のpnp トランジスタ。、
nトランジスタ及びそれらの組合せより成るサイリスタ
が動作を開始する。特に寄生サイリスタは、本来書込も
うとしている電流通路とは別の通路を形成し記憶セル番
こ十分な電流が供給されず情報が書込めないという事態
をおこす。以下にその2例を示す。
第1の例は記憶セル間に形成された寄生サイリスタの場
合である。第1図に示す様にCe1lll。
合である。第1図に示す様にCe1lll。
Ce1112は書込済記憶セル(二BGダイオード)C
e111□、 Ce1l□□は未書込みの記憶セル(=
ベース・オープン。pn t−ランジスタ)あるとする
。この時第1図の回路は等価的に第2図の回路と等しく
なる。書込済記憶セルCe l I 2□のアノード側
はpnp トランジスタQ2のエミッタそのカソード側
はpnp l’ランジスタQ2のベースとして作用しワ
ード、l1IW2に接続されている。一方未書込み記憶
セルCe112□のベースはQ2のコレクタとしても作
用するうさらに容量Cはワード線W2と最低電位基板と
の間の寄生容量である。
e111□、 Ce1l□□は未書込みの記憶セル(=
ベース・オープン。pn t−ランジスタ)あるとする
。この時第1図の回路は等価的に第2図の回路と等しく
なる。書込済記憶セルCe l I 2□のアノード側
はpnp トランジスタQ2のエミッタそのカソード側
はpnp l’ランジスタQ2のベースとして作用しワ
ード、l1IW2に接続されている。一方未書込み記憶
セルCe112□のベースはQ2のコレクタとしても作
用するうさらに容量Cはワード線W2と最低電位基板と
の間の寄生容量である。
今Ce1l を書込むためデジット線D2からワード
線W1方向に書込み電流を流し込もうとする。
線W1方向に書込み電流を流し込もうとする。
この時第2図において容11Cの充電電流がQ 、、Q
2より成る寄生サイリスタのトリが電流となりQ 1
+Q2の電流増幅率の積がβ。、n×β、np〉1の場
合、サイリスタはオンする。この結果、書込み電流の一
部はQ2→Q1→D11という寄生電流通路を流れるこ
とになる。
2より成る寄生サイリスタのトリが電流となりQ 1
+Q2の電流増幅率の積がβ。、n×β、np〉1の場
合、サイリスタはオンする。この結果、書込み電流の一
部はQ2→Q1→D11という寄生電流通路を流れるこ
とになる。
第2の例は、ワード線間に形成された寄生サイリスタの
場合である。第3図に示す様にCe I I 1は書込
済記憶セル、Ce112は未書込み記憶セルであるとす
る。この回路は第4図と等価であり、npnトランジス
タQ1はワードmwよ、W2をコレクタ、エミッタとし
、最低電位基板をベースとする。pnpトランジスタQ
2はBCタイオードCe1l工のアノード・カソードを
エミッタ・ベースとし、最低電位基板をコレクタとする
。容量Cはワードl5W1と最低電位基板との間の寄生
容量である。今、未書込み記憶セルCe1l を書込
むべくデジッ)線D1からワードMW、に書込み電流を
流し込もうとすると、第1の例と同様に。pn トラン
ジスタQ1+ pnpトランジスタQ2の電流増幅率が
β。、n×β、。、〉1を満たすと容量Cの充電電流が
トリガ電流となりQ0→Q0と寄生電流通路の方に電流
がもれる。
場合である。第3図に示す様にCe I I 1は書込
済記憶セル、Ce112は未書込み記憶セルであるとす
る。この回路は第4図と等価であり、npnトランジス
タQ1はワードmwよ、W2をコレクタ、エミッタとし
、最低電位基板をベースとする。pnpトランジスタQ
2はBCタイオードCe1l工のアノード・カソードを
エミッタ・ベースとし、最低電位基板をコレクタとする
。容量Cはワードl5W1と最低電位基板との間の寄生
容量である。今、未書込み記憶セルCe1l を書込
むべくデジッ)線D1からワードMW、に書込み電流を
流し込もうとすると、第1の例と同様に。pn トラン
ジスタQ1+ pnpトランジスタQ2の電流増幅率が
β。、n×β、。、〉1を満たすと容量Cの充電電流が
トリガ電流となりQ0→Q0と寄生電流通路の方に電流
がもれる。
これらを防ぐため製造上は、pnp トランジスタの利
得βpnpを下げるため金拡散を行なったり、記憶セル
の間を絶縁体にして実効的なベース幅を厚くしている。
得βpnpを下げるため金拡散を行なったり、記憶セル
の間を絶縁体にして実効的なベース幅を厚くしている。
FROMは一度書込んでしまうともとの状態にはもどせ
ないので、前記製造上の対策の効果をみるためぬきとり
チェックを行っている。
ないので、前記製造上の対策の効果をみるためぬきとり
チェックを行っている。
すなわち、同一条件で作られた数多くの製品の中から何
コか取り出しそのロフトの書込み特性を判定しようとい
うものである。この方法では、全体の傾向はつかめても
チップ毎の特性はつかめず、不良原因を含んでいるチッ
プを確実に取り除くこととは困難である。
コか取り出しそのロフトの書込み特性を判定しようとい
うものである。この方法では、全体の傾向はつかめても
チップ毎の特性はつかめず、不良原因を含んでいるチッ
プを確実に取り除くこととは困難である。
本発明の目的は、書込み動作の不良原因を各チップ毎に
検査することにより不良品を確実に取り除くことができ
るFROMを提供することにある。
検査することにより不良品を確実に取り除くことができ
るFROMを提供することにある。
本発明のFROMは半導体表面に形成されたFROMの
回路の入出力信号とチップ外部からの信号を接続するた
めの電極(以下パッドと記す)に、実際の記憶セルと形
成されるのと同じ構造をもつサイリスタが接続された構
造をもつ。
回路の入出力信号とチップ外部からの信号を接続するた
めの電極(以下パッドと記す)に、実際の記憶セルと形
成されるのと同じ構造をもつサイリスタが接続された構
造をもつ。
以下、本発明の実施例について図面を参照して詳細に説
明する。第5図に本発明の第1の実施例を示す。パッド
P工〜P3はPROMの内部回路、たとえばアドレスバ
ッファーへの入出力信号を伝えるための電極である。こ
のパッドP1〜P3に接続されているのが本発明による
寄生効果検出用の回路である。この回路の構成は次の様
になっている。
明する。第5図に本発明の第1の実施例を示す。パッド
P工〜P3はPROMの内部回路、たとえばアドレスバ
ッファーへの入出力信号を伝えるための電極である。こ
のパッドP1〜P3に接続されているのが本発明による
寄生効果検出用の回路である。この回路の構成は次の様
になっている。
Ce1151は未書込み記憶セル、Ce1152は書込
み済記憶セルであり、ともにワード線W51上に実際の
記憶セルと同じ構造で作られている。D1〜D、はダイ
オードでありFROMが通常のTTLレベルで動作して
いる間は逆方向にブレークダウンせず、本発明による回
路は動作しない様になっている。
み済記憶セルであり、ともにワード線W51上に実際の
記憶セルと同じ構造で作られている。D1〜D、はダイ
オードでありFROMが通常のTTLレベルで動作して
いる間は逆方向にブレークダウンせず、本発明による回
路は動作しない様になっている。
第6図は第5図の等価回路であり、Ce+ 151+
Ce1l 52はそれぞれQ611 Q6□に対応して
いる。この検出回路を動作させるには第6図においてパ
ッドP3にダイオードD、をブレークダウンさせる以上
の電圧をかけパッドP1からトリガ電流をひく。このと
き。pn トランジスタQ6□のβ。、nとpnp ト
ランジスタQ6□のβpnpがβ。、n×β、。、〉1
を満たす様な関係にあるときP3からP2に向は電流が
流れる。このQ、、I Q、□はそれぞれ実際の未書込
み記憶セル、書込み済記憶セルと全く同一構造をもって
いるため上で述べたβ。、nXβpnpの値は実際の記
憶セルと同じものとなっている。つまり寄生サイリスタ
効果に起因する書込み不良が起こるかどうかはバッドP
からP2に向けて電流が流れるか否かによりチェックす
ることができる。しかもこの検査は全チップを対象に行
うことができる。これにより1つのロフトからいくつか
を抜いて判定を行う従来の方法に比べ確実に不良品とな
る一iJ能性をもつチップを除去することができる。
Ce1l 52はそれぞれQ611 Q6□に対応して
いる。この検出回路を動作させるには第6図においてパ
ッドP3にダイオードD、をブレークダウンさせる以上
の電圧をかけパッドP1からトリガ電流をひく。このと
き。pn トランジスタQ6□のβ。、nとpnp ト
ランジスタQ6□のβpnpがβ。、n×β、。、〉1
を満たす様な関係にあるときP3からP2に向は電流が
流れる。このQ、、I Q、□はそれぞれ実際の未書込
み記憶セル、書込み済記憶セルと全く同一構造をもって
いるため上で述べたβ。、nXβpnpの値は実際の記
憶セルと同じものとなっている。つまり寄生サイリスタ
効果に起因する書込み不良が起こるかどうかはバッドP
からP2に向けて電流が流れるか否かによりチェックす
ることができる。しかもこの検査は全チップを対象に行
うことができる。これにより1つのロフトからいくつか
を抜いて判定を行う従来の方法に比べ確実に不良品とな
る一iJ能性をもつチップを除去することができる。
第7図に本発明の第2の実施例を示す。この例はワード
線間に形成された寄生サイリスタについて検出を行う。
線間に形成された寄生サイリスタについて検出を行う。
第8図に等価回路を示す。1)np)ランジスタQ8□
は書込み済記憶セルD7と最低電位基板との間で形成さ
れ、一方npnトランジスタQ8□はワード線W0とW
2の間で作られる。パッドP に電圧をかけPlでトリ
ガ電流を流したときにP からP2に電流が流れるか否
かで判定を行うのは実施例の第1の場合と同じである。
は書込み済記憶セルD7と最低電位基板との間で形成さ
れ、一方npnトランジスタQ8□はワード線W0とW
2の間で作られる。パッドP に電圧をかけPlでトリ
ガ電流を流したときにP からP2に電流が流れるか否
かで判定を行うのは実施例の第1の場合と同じである。
本芙施例の様に、パッドに接続する寄生効果検査用回路
はpnpn構造をもつサイリスタばかりでなく、例えば
それらを個々に分けた回路で記憶セル等の特性を測定す
ることができる。つまり、記憶セル間の寄生pnp ト
ランジスタの利得をチェックしたり、ワード間の寄生。
はpnpn構造をもつサイリスタばかりでなく、例えば
それらを個々に分けた回路で記憶セル等の特性を測定す
ることができる。つまり、記憶セル間の寄生pnp ト
ランジスタの利得をチェックしたり、ワード間の寄生。
pn l−ランジスタの利得等をチェックできる。
以上説明した様に、本発明によれば、内部回路の信号の
取出し電極に、内部回路とは独立した寄生効果検出用回
路を設けることによりチップ毎に寄生効果の影響を検査
する能力をもった読出し専用半導体記憶装置を得ること
ができる。
取出し電極に、内部回路とは独立した寄生効果検出用回
路を設けることによりチップ毎に寄生効果の影響を検査
する能力をもった読出し専用半導体記憶装置を得ること
ができる。
第1図は記憶セル間に作られる寄生サイリスタでその等
価回路が第2図、第3図はワード線間に作られる寄生サ
イリスタで、その等価回路が第4図。第5図、第6図は
本発明による第1の実施例の説明図であり、第7図、第
8図は第2の実施例の説明図。 代理人 弁理士 内 原 晋″パ″:〉、第4図 17図 第8図
価回路が第2図、第3図はワード線間に作られる寄生サ
イリスタで、その等価回路が第4図。第5図、第6図は
本発明による第1の実施例の説明図であり、第7図、第
8図は第2の実施例の説明図。 代理人 弁理士 内 原 晋″パ″:〉、第4図 17図 第8図
Claims (2)
- (1)内部回路の信号の入出力用電極に、内部回路とは
独立にトランジスタ特性や寄生効果特性が検出できるテ
スト回路が接続されていることを特徴とする読出し専用
半導体記憶装置。 - (2)請求範囲(1)において該テスト回路は、内部回
路の通常の入出力電圧(TTLでは−0.5V〜+5.
5V)では動作しない事を特徴とする読出し専用半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60294150A JPS62154300A (ja) | 1985-12-26 | 1985-12-26 | 読出し専用半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60294150A JPS62154300A (ja) | 1985-12-26 | 1985-12-26 | 読出し専用半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62154300A true JPS62154300A (ja) | 1987-07-09 |
Family
ID=17803953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60294150A Pending JPS62154300A (ja) | 1985-12-26 | 1985-12-26 | 読出し専用半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62154300A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014215717A (ja) * | 2013-04-23 | 2014-11-17 | 富士通株式会社 | 電子回路 |
-
1985
- 1985-12-26 JP JP60294150A patent/JPS62154300A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014215717A (ja) * | 2013-04-23 | 2014-11-17 | 富士通株式会社 | 電子回路 |
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