JPH0454473A - Semiconductor testing device - Google Patents
Semiconductor testing deviceInfo
- Publication number
- JPH0454473A JPH0454473A JP2165297A JP16529790A JPH0454473A JP H0454473 A JPH0454473 A JP H0454473A JP 2165297 A JP2165297 A JP 2165297A JP 16529790 A JP16529790 A JP 16529790A JP H0454473 A JPH0454473 A JP H0454473A
- Authority
- JP
- Japan
- Prior art keywords
- test
- pattern
- output
- generator
- trigger signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はロジックＩＣやメモリＩＣなどの半導体デバ
イスの電源電圧変動を試験パターンに同期させて行う半
導体試験装置に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a semiconductor testing apparatus that synchronizes power supply voltage fluctuations of semiconductor devices such as logic ICs and memory ICs with test patterns.
「従来の技術」
従来のこの種の半導体試験装置は第３図に示すように、
予めシーケンス制御部１１に、電圧発生器１２で発生さ
せる電圧値とシーケンスとを指定しておき、また試験パ
ターンを発生するパターン発生器】３に、電圧値を変更
するサイクルの指定を行うために、パターン発生器のパ
ターン発生をホールド（停止）させるように指定してお
く、シーケンス制御部１１からの試験開始指示でパター
ン発生器１３は試験パターンを発生し、その試験パター
ンを被試験デバイス１４に印加する。この時、電圧発生
器１２はシーケンス制御部１１で指定された電圧を発生
して被試験デバイス１４の電源端子１５に印加する。被
試験デバイス１４の出力とパターン発生器１３からの期
待値とが比較器１６で比較され、比較器１６は両人力が
不一致の場合は不良信号を出力する。``Prior art'' This type of conventional semiconductor testing equipment is as shown in Figure 3.
In order to specify the voltage value and sequence to be generated by the voltage generator 12 in advance to the sequence control unit 11, and to specify the cycle for changing the voltage value to the pattern generator 3 which generates the test pattern. , the pattern generator 13 generates a test pattern in response to a test start instruction from the sequence control unit 11, and transmits the test pattern to the device under test 14. Apply. At this time, the voltage generator 12 generates a voltage specified by the sequence control unit 11 and applies it to the power supply terminal 15 of the device under test 14 . The output of the device under test 14 and the expected value from the pattern generator 13 are compared by a comparator 16, and the comparator 16 outputs a failure signal if the two outputs do not match.
パターン発生器１３がホールド（停止）状態になると、
これをシーケンス制御部１１で検出して、予め指定され
ているシーケンスで電圧発生器１２の出力電圧値を変更
し、第４図の例では５■にし、その後、パターン発生器
１３を再起動させて試験を行い、再びホールド状態にな
ると、次の電圧値に電圧発生器１２の出力を変更し、第
４図の例では３ｖにし、その後、パターン発生器１３を
再起動させ、以下同様にして、被試験デバイス１４の電
源電圧変動にもとすく試験パターンに対する出力の影響
を試験していた。When the pattern generator 13 enters the hold (stop) state,
This is detected by the sequence control unit 11, and the output voltage value of the voltage generator 12 is changed according to a predetermined sequence, to 5■ in the example of FIG. 4, and then the pattern generator 13 is restarted. When the test is performed and the hold state is reached again, the output of the voltage generator 12 is changed to the next voltage value, which is 3V in the example of FIG. , the influence of the output on the test pattern due to fluctuations in the power supply voltage of the device under test 14 was tested.
「発明が解決しようとする課題」
パターン発生器１３がホールド状態になると、これをシ
ーケンス制御部１１へ通知するが、シーケンス制御部１
１がこれを認識する時点はパターン発生と同期していな
い、電圧発生器１２の出力電圧が設定値になった時点が
パターン発生と同期しない、これらのためパターン発生
器１３におけるホールド期間を短かくすることができず
、試験を効率的に行うことができなかった。"Problem to be Solved by the Invention" When the pattern generator 13 enters the hold state, it notifies the sequence control unit 11 of this, but the sequence control unit 1
1 recognizes this is not synchronized with the pattern generation, and the time when the output voltage of the voltage generator 12 reaches the set value is not synchronized with the pattern generation.For these reasons, the hold period in the pattern generator 13 is shortened. Therefore, the test could not be conducted efficiently.
電圧発生器１２は定電圧発生器であるため、出力電圧を
変更した時に、その変更値に電圧が達するまでの立上り
時間又は立下り時間を指定することができず、電圧発生
器１２を被試験デバイス１４に接続した時のインピーダ
ンスと容量とによる時定数で立上り時間、立下り時間が
決定され、速くても１００ａｓ程度の立上り、立下りが
限界であった。このため電圧発生器１２の出力電圧を変
化させて等価的に電源雑音を発生させ、電源雑音による
影響を試験するようなことはできなかった。Since the voltage generator 12 is a constant voltage generator, when changing the output voltage, it is not possible to specify the rise time or fall time until the voltage reaches the changed value. The rise time and fall time are determined by the time constants depending on the impedance and capacitance when connected to the device 14, and the fast rise and fall times are about 100 as. For this reason, it has not been possible to equivalently generate power supply noise by changing the output voltage of the voltage generator 12 and to test the influence of power supply noise.
「課題を解決するための手段ｊ
この発明によればパターン発生器は、その発生する試験
パターン中の設定したサイクルと同期したトリガ信号を
発生するように構成され、そのトリガ信号はパルス発生
器に入力され、パルス発生器はトリガ信号の入力ごとに
設定したプログラムに従って設定した変化速度で出力電
圧を設定した値に変化させ、このパルス発生器の出力が
バッファ増幅器で大を流駆動が可能でかつ低出力インピ
ーダンスで被試験デバイスの電源端子へ供給される。According to the present invention, the pattern generator is configured to generate a trigger signal synchronized with a set cycle in the test pattern it generates, and the trigger signal is sent to the pulse generator. The pulse generator changes the output voltage to the set value at the set change rate according to the set program each time the trigger signal is input, and the output of this pulse generator can be driven by a buffer amplifier with a large current. Supplied to the power supply terminal of the device under test with low output impedance.
「実施例」
第１図にこの発明の実施例を示す、パターン発生器２１
は試験パターンを発生して被試験デバイス１４へ印加し
、また期待値を比較器１６へ出力すると共に、設定した
試験パターンの発生サイクルと同期したトリガ信号を出
力する。そのトリガ信号はパルス発生器２２へ供給され
る。パルス発生器２２はトリガ信号が入力されるごとに
予め設定したプログラムで、設定した変化速度で設定し
た出力電圧を出力するものであり、このようなものは市
販されている。このパルス発生器２２の出力電圧はバッ
ファ増幅器２３を通じて被試験デバイス１４の電源端子
１５へ供給される。パルス発生器２２の出力は例えば数
ｍＡ程度までしかとれないが、バッファ増幅器２３によ
り、大きな電流を出力することができ、かつ低インピー
ダンス、例えば１Ωで出力することができるようにされ
ている。"Embodiment" FIG. 1 shows a pattern generator 21 according to an embodiment of the present invention.
generates a test pattern and applies it to the device under test 14, outputs an expected value to the comparator 16, and outputs a trigger signal synchronized with the generation cycle of the set test pattern. The trigger signal is provided to pulse generator 22. The pulse generator 22 outputs a preset output voltage at a preset rate of change according to a preset program every time a trigger signal is input, and such pulse generators are commercially available. The output voltage of this pulse generator 22 is supplied to the power supply terminal 15 of the device under test 14 through a buffer amplifier 23. The output of the pulse generator 22 is, for example, only about several mA, but the buffer amplifier 23 allows it to output a large current and at a low impedance, for example, 1Ω.
二のように構成されているから、例えば第２図に示すよ
うにパターン発生器２１から試験パターンを連続的に発
生させ、これに伴ってパターン発生器２１から第２図に
示すようにトリガ信号が順次出力され、この例では最初
のトリガ信号で、パルス発生器２２は出力電圧を４ｖか
ら５■に、立上り時間ｔｒ、で変化させ、次のトリガ信
号で出力電圧を５■から４．５■に立下り時間ｔｆ＋で
変化させ、更に次のトリガ信号で出力電圧を４，５■か
ら３ｖに立下り時間ｔｆｚで変化させる。For example, as shown in FIG. 2, the test pattern is continuously generated from the pattern generator 21, and along with this, the pattern generator 21 generates a trigger signal as shown in FIG. are sequentially output, and in this example, with the first trigger signal, the pulse generator 22 changes the output voltage from 4V to 5■ with a rise time tr, and with the next trigger signal, the output voltage changes from 5V to 4.5V. (2) The output voltage is changed with a fall time tf+, and the output voltage is further changed from 4,5 (2) to 3V with a fall time tfz using the next trigger signal.
このようにパルス発生器２２の出力電圧はトリガ信号と
同期して変更され、かつその変更前から変更値に達する
までの立上り時間又は立下り時間は設定した値であるか
ら、被試験デバイス１４に印加されるｉｔ源電圧と、試
験パターンとの関係を知ることができ、試験パターンを
連続的に発生させて電源電圧変動の影響を試験すること
ができる。In this way, the output voltage of the pulse generator 22 is changed in synchronization with the trigger signal, and the rise time or fall time from before the change until reaching the changed value is the set value. The relationship between the applied IT source voltage and the test pattern can be known, and the influence of power supply voltage fluctuations can be tested by continuously generating test patterns.
「発明の効果」
以上述べたようにこの発明によれば試験パターンを停止
することなく連続的に発生させ、設定した試験パターン
でトリガ信号を発生させて被試験デバイス１４０を源電
圧を試験パターンと同期して設定プログラムに応して変
化させることができ、電源電圧の変動にもとすく試験パ
ターンに対する出力の影響を連続的に試験することがで
き、従来よりも全体としての試験時間を短縮することが
できる。"Effects of the Invention" As described above, according to the present invention, a test pattern is generated continuously without stopping, and a trigger signal is generated according to a set test pattern to cause the device under test 140 to change the source voltage to the test pattern. It can be changed synchronously according to the setting program, and the influence of the output on the test pattern can be continuously tested even when the power supply voltage fluctuates, reducing the overall test time compared to conventional methods. be able to.
パルス発生器２２はその出力電圧を高速に変化させるこ
とができるから見掛上電源電圧に雑音が重畳した状態と
することができ、電源雑音の影響をも試験することがで
きる。また電源電圧の立上り、立下りの速度の影響も試
験することができる。Since the pulse generator 22 can change its output voltage at high speed, it is possible to create a state in which noise is apparently superimposed on the power supply voltage, and the influence of power supply noise can also be tested. It is also possible to test the influence of the rise and fall speeds of the power supply voltage.
バンファ増幅器２３の出力インピーダンスが十分小さい
ため、被試験デバイス１４のインピーダンスに影響され
ずに、所期の波形の電源電圧を被試験デバイスは印加す
ることができる。Since the output impedance of the bumper amplifier 23 is sufficiently small, a power supply voltage with a desired waveform can be applied to the device under test 14 without being affected by the impedance of the device under test 14.
第１図はこの発明の実施例を示すブロック図、第２図は
その動作例を示すタイムチャート、第３図は従来の半導
体試験装置を示すブロック図、第４図はその動作を示す
タイムチャートである。Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a time chart showing an example of its operation, Fig. 3 is a block diagram showing a conventional semiconductor test device, and Fig. 4 is a time chart showing its operation. It is.
Claims (1)
へ供給すると共に、その試験パターン中の設定したサイ
クルと同期したトリガ信号を発生するパターン発生器と
、 そのパターン発生器より出力されたトリガ信号と同期し
てトリガ信号ごとに設定したプログラムに従って設定さ
れた変化速度で出力電圧が設定値に変化されるパルス発
生器と、 そのパルス発生器の出力が供給され、大電流の駆動が可
能で低出力インピーダンスで出力を上記被試験デバイス
へその電源電圧として供給するバッファ増幅器と、 上記被試験デバイスの出力と上記パターン発生器からの
期待値とを比較する比較器と、 を具備する半導体試験装置。(1) A pattern generator that continuously generates a test pattern and supplies it to the device under test, and also generates a trigger signal synchronized with a set cycle in the test pattern, and a trigger output from the pattern generator. A pulse generator that changes the output voltage to a set value at a set change rate according to a program set for each trigger signal in synchronization with the signal, and the output of the pulse generator is supplied, making it possible to drive large currents. A semiconductor test device comprising: a buffer amplifier that supplies an output with low output impedance to the device under test as its power supply voltage; and a comparator that compares the output of the device under test with an expected value from the pattern generator. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165297A JP2930669B2 (en) | 1990-06-22 | 1990-06-22 | Semiconductor test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165297A JP2930669B2 (en) | 1990-06-22 | 1990-06-22 | Semiconductor test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454473A true JPH0454473A (en) | 1992-02-21 |
| JP2930669B2 JP2930669B2 (en) | 1999-08-03 |
Family
ID=15809657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165297A Expired - Fee Related JP2930669B2 (en) | 1990-06-22 | 1990-06-22 | Semiconductor test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2930669B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008146451A1 (en) * | 2007-05-28 | 2008-12-04 | Advantest Corporation | Semiconductor testing device and testing method |
| JP2021117156A (en) * | 2020-01-28 | 2021-08-10 | Ｎｅｃプラットフォームズ株式会社 | Test system, method for testing, and program |
-
1990
- 1990-06-22 JP JP2165297A patent/JP2930669B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008146451A1 (en) * | 2007-05-28 | 2008-12-04 | Advantest Corporation | Semiconductor testing device and testing method |
| US8433990B2 (en) | 2007-05-28 | 2013-04-30 | Advantest Corporation | Semiconductor test apparatus and test method |
| JP2021117156A (en) * | 2020-01-28 | 2021-08-10 | Ｎｅｃプラットフォームズ株式会社 | Test system, method for testing, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2930669B2 (en) | 1999-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5481551A (en) | IC element testing device | |
| US5783959A (en) | High precision clock signal generator | |
| KR970023373A (en) | Synchronous semiconductor memory | |
| TW346540B (en) | Test method of integrated circuit devices by using a dual edge clock technique | |
| JP2930669B2 (en) | Semiconductor test equipment | |
| US6441602B1 (en) | Method and apparatus for determining phase locked loop jitter | |
| JP2952131B2 (en) | Test equipment for semiconductor integrated circuits | |
| JP2001083216A (en) | Semiconductor tester | |
| CN100502241C (en) | Electric signal scrambling device | |
| KR0137940Y1 (en) | DC voltage level adjustment circuit | |
| JPH05107307A (en) | Lsi tester | |
| JP2684178B2 (en) | Skew correction device | |
| JPH08265112A (en) | Duty ratio correction circuit | |
| JPS6110214Y2 (en) | ||
| JPS6438671A (en) | Apparatus for testing integrated circuit | |
| SU1583178A1 (en) | Electric vibration device | |
| JP2934306B2 (en) | IC test equipment | |
| JPH02245682A (en) | Testing apparatus for semiconductor device | |
| JPH04181183A (en) | Testing apparatus for semiconductor integrated circuit device | |
| JP2745775B2 (en) | Synchronous operation compatible measuring device | |
| US20040113674A1 (en) | Method and apparatus for on die clock shrink burst mode | |
| KR20020080089A (en) | Device for Generating Inner Power Voltage Source | |
| JPH06265597A (en) | Test equipment for semiconductor integrated circuit | |
| JPS6459173A (en) | Pattern generating device for testing of two-port memory | |
| JPS60253983A (en) | Generating device for digital test signal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |