JPH0453147B2 - - Google Patents
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- JPH0453147B2 JPH0453147B2 JP58157730A JP15773083A JPH0453147B2 JP H0453147 B2 JPH0453147 B2 JP H0453147B2 JP 58157730 A JP58157730 A JP 58157730A JP 15773083 A JP15773083 A JP 15773083A JP H0453147 B2 JPH0453147 B2 JP H0453147B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はクランプ回路に係り、例えば映像信号
の同期信号レベルを揃えるテレビジヨン受像機に
おけるクランプ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a clamp circuit, and, for example, to a clamp circuit in a television receiver that aligns synchronization signal levels of video signals.
一般にテレビジヨン受像機等の通信機器では、
伝送する信号の一部を一定の電圧に固定したり、
入力段と出力段で直流分を変化させたり、入力段
で失われた直流分を出力段で再生して取り出した
い場合がある。このような直流分の固定，変化，
再生を行う回路は、特にカラーテレビジヨン受像
機で色の再現性を左右する重要な回路の一つとな
つている。
Generally, in communication equipment such as television receivers,
Fixing part of the signal to be transmitted to a constant voltage,
There are cases where it is desired to change the DC component between the input stage and the output stage, or to regenerate and extract the DC component lost in the input stage at the output stage. Fixing and changing the DC component like this,
The reproduction circuit is one of the important circuits that affects color reproducibility, especially in color television receivers.
従来のクランプ回路は第１図に示すように、入
力端子１に加えられる映像信号を前置トランジス
タQ1を通して出力トランジスタQ2の入力経路に
導出している。この入力経路は結合コンデンサ
C1が介挿され、この結合コンデンサC1と前記出
力トランジスタQ2のベースとを結ぶ信号経路２
にクランプ用トランジスタQ3のコレクタが接続
されている。このクランプ用トランジスタQ3は
エミツタ接地点との間にコンデンサC2が接続さ
れるとともに、このエミツタに電源端子３と接地
点との間に介挿された抵抗R1，R2から成る直列
回路の接続点が接続されている。また、クランプ
用トランジスタQ3は抵抗R3を介して制御端子４
に接続され、この制御端子４に加えられるクラン
プパルスでスイツチングされるようになつてい
る。 As shown in FIG. 1, the conventional clamp circuit leads a video signal applied to an input terminal 1 to an input path of an output transistor Q 2 through a pre-transistor Q 1 . This input path is connected to a coupling capacitor
C 1 is inserted, and signal path 2 connects this coupling capacitor C 1 and the base of the output transistor Q 2
The collector of clamping transistor Q3 is connected to. This clamping transistor Q 3 has a capacitor C 2 connected between its emitter and the ground point, and a series circuit consisting of resistors R 1 and R 2 inserted between the emitter and the power supply terminal 3 and the ground point. connection points are connected. In addition, the clamping transistor Q 3 is connected to the control terminal 4 via the resistor R 3 .
The control terminal 4 is connected to the control terminal 4, and is switched by a clamp pulse applied to the control terminal 4.
さらに、前記電源端子３と信号経路２との間に
は抵抗R4が接続され、この抵抗R4は出力トラン
ジスタQ2の動作点を定めるバイアス抵抗となつ
ている。なお、各前置及び出力トランジスタQ1，
Q2は各コレクタが電源端子３に接続されるとと
もに、各エミツタと接地点との間に夫々抵抗R5，
R6を有しており、前置トランジスタQ1の出力は
エミツタから取り出されるようになつている。 Further, a resistor R 4 is connected between the power supply terminal 3 and the signal path 2, and this resistor R 4 serves as a bias resistor that determines the operating point of the output transistor Q 2 . In addition, each prefix and output transistor Q 1 ,
Q 2 has each collector connected to the power supply terminal 3, and a resistor R 5 , respectively between each emitter and the ground point.
R6 , and the output of the front transistor Q1 is taken out from the emitter.
上記構成より成るクランプ回路の動作は、制御
端子４に加えられるパルス例えば映像信号から同
期分離して形成される水平同期パルス或いはフラ
イバツクトランス（不図示）からのフライバツク
パルスのパルス期間にクランプ用トランジスタ
Q3のコレクタ・エミツタ路を閉路し、そのエミ
ツタに設定されている抵抗R1，R2の分圧電圧を
クランプ電圧として信号経路２に供給し、このク
ランプ電圧を結合コンデンサC1に充電すること
により映像信号の例えば同期信号先端或いはペデ
スタルレベルが一定の直流レベルに揃えられた信
号を出力トランジスタQ2より取り出すものであ
る。ただし、結合コンデンサC1は充電したクラ
ンプ電圧を少なくとも映像信号の垂直走査期間に
放電してしまわないように出力トランジスタQ2
の入力インピーダンス等が設定されている。 The clamp circuit configured as described above operates by clamping during the pulse period of a pulse applied to the control terminal 4, such as a horizontal synchronizing pulse formed by synchronously separating a video signal or a flyback pulse from a flyback transformer (not shown). transistor
The collector-emitter circuit of Q 3 is closed, and the divided voltage of resistors R 1 and R 2 set at the emitter is supplied to signal path 2 as a clamp voltage, and this clamp voltage is charged to the coupling capacitor C 1 . As a result, a signal whose synchronizing signal tip or pedestal level of the video signal is adjusted to a constant DC level is extracted from the output transistor Q2 . However, the coupling capacitor C 1 is connected to the output transistor Q 2 to prevent the charged clamp voltage from discharging at least during the vertical scanning period of the video signal.
Input impedance etc. are set.
上記従来回路はクランプパルスが供給されるこ
とが前提であり、クランプパルスが何らかの原因
で供給されなくなるとクランプ用トランジスタ
Q3はオフし続けることになり、出力トランジス
タQ2のベース電圧は抵抗R4によつて次式で定ま
る値に迄上昇する。
The above conventional circuit assumes that a clamp pulse is supplied, and if the clamp pulse is not supplied for some reason, the clamp transistor
Q 3 will continue to be turned off, and the base voltage of output transistor Q 2 will rise to a value determined by the following equation by resistor R 4 .
VBE・R4＋hfe・R6・Vcc／R4＋hfe・R6 ……(1)
上式において、VBEは出力トランジスタQ2のベ
ース・エミツタ間電圧、R4，R6は夫々抵抗R4，
R6の抵抗値、hfeは出力トランジスタの直流増幅
率、Vccは電源端子３に印加される電源電圧であ
る。このような値に出力トランジスタQ2のベー
ス電圧が上昇すると、出力トランジスタQ2の導
出する映像信号が正極性である場合、コレクタ電
流が上昇して結果的に陰極線管のビーム電流が増
加し、画面が急に明るくなり、輝度制限回路を設
けない場合は高圧回路が過負荷状態になつてしま
う。 V BE・R 4 +h fe・R 6・Vcc/R 4 +h fe・R 6 ...(1) In the above equation, V BE is the base-emitter voltage of output transistor Q 2 , and R 4 and R 6 are respectively Resistance R 4 ,
The resistance value of R6 , hfe is the DC amplification factor of the output transistor, and Vcc is the power supply voltage applied to the power supply terminal 3. When the base voltage of the output transistor Q 2 rises to such a value, and the video signal derived from the output transistor Q 2 is of positive polarity, the collector current rises, resulting in an increase in the beam current of the cathode ray tube. The screen suddenly becomes bright, and if a brightness limiting circuit is not provided, the high voltage circuit will become overloaded.
この点を改良するため、第２図に示すように出
力トランジスタQ2のバイアス方法を変えたクラ
ンプ回路がある。第２図は第１図の回路の出力ト
ランジスタQ2のベースと接地点との間に抵抗R7
を設けたもので、その他の同一部材は同一符号で
示す。こうすることにより、クランプパルスが供
給されずクランプ用トランジスタQ3がオフし続
けても、出力トランジスタQ2のベース電圧は、
R7／R4＋R7・Vcc ……(2)
なる電圧に維持され、コレクタ電流の増加を防ぐ
ことができる。 To improve this point, there is a clamp circuit that changes the biasing method of the output transistor Q2 , as shown in FIG. Figure 2 shows a resistor R 7 between the base of the output transistor Q 2 and ground in the circuit of Figure 1.
Other identical members are designated by the same reference numerals. By doing this, even if the clamping transistor Q3 continues to be turned off without being supplied with a clamp pulse, the base voltage of the output transistor Q2 will be maintained at the voltage R7 / R4 + R7・Vcc...(2) This prevents the collector current from increasing.
しかしながら、第２図の回路では、結合コンデ
ンサC1の放電時定数に影響する経路に抵抗R7を
設けるので、抵抗R7の値としては比較的大きく
しなければならず、第１図で出力トランジスタ
Q2のベース電圧が上昇する値（(1)式参照）とほ
とんど同じ電圧くらいにしか(2)式のベース電圧を
定めることができない。これを無理に下げるよう
にすれば、映像信号の垂直走査周期より前記放電
時定数が小さくなつて、波形にサグを生じ画面振
れを起こすという欠点が生ずる。 However, in the circuit shown in Figure 2, the resistor R7 is provided in the path that affects the discharge time constant of the coupling capacitor C1 , so the value of the resistor R7 must be relatively large. transistor
The base voltage in equation ( 2 ) can only be set to approximately the same voltage as the value at which the base voltage of Q 2 rises (see equation (1)). If this is forcibly lowered, the discharge time constant becomes smaller than the vertical scanning period of the video signal, causing a sag in the waveform and causing screen shake.
また、(2)式で定まるベース電圧にクランプ用ト
ランジスタのエミツタ電圧、すなわち抵抗R1，
R2、コンデンサC2で設定されるクランプレベル
の電圧を近ずければ、再生される直流電圧に変動
を生じないのでクランプ波形にサグを生じない
が、ダイナミツクレンジが大きくとれなくなると
いつた問題があつた。 In addition, the base voltage determined by equation (2) is the emitter voltage of the clamping transistor, that is, the resistance R 1 ,
If the clamp level voltages set by R 2 and capacitor C 2 are set close together, there will be no fluctuation in the reproduced DC voltage and no sag will occur in the clamp waveform, but it may become impossible to obtain a large dynamic range. There was a problem.
本発明は上記した点に鑑みてなされたもので、
クランプパルスが長期間供給されなくなつてもク
ランプされた信号にサグ等の直流レベルの変動を
来たすようなことがなく、クランプ波形として十
分利用に供することのできるクランプ回路を提供
することを目的とする。
The present invention has been made in view of the above points, and
It is an object of the present invention to provide a clamp circuit that does not cause DC level fluctuations such as sag in a clamped signal even if a clamp pulse is not supplied for a long period of time, and can be fully used as a clamp waveform. do.
［発明の概要］
本発明は、映像信号のペデスタル部位等の特定
部分をクランプするための回路であつて、
映像信号をコンデンサを介して能動素子を有す
る回路に供給する映像信号伝送路と、
前記映像信号の特定部分に対応してパルスを発
生する手段と、
前記コンデンサの出力端とクランプ用の第１の
電圧源との間に設けられた第１のスイツチング手
段を含み、この第１のスイツチング手段を前記パ
ルス期間に対応して導通させ、映像信号をクラン
プする第１の回路と、
前記コンデンサの出力端とバイアス用の第２の
電圧源との間に直列接続された抵抗および第２の
スイツチング手段を含み、この第２のスイツチン
グ手段を前記パルス期間に対応して導通させる第
２の回路とを具備して成り、
前記パルス期間に第１、第２のスイツチング手
段を導通させて映像信号の特定部分を第１の電圧
にクランプし、前記パルスが欠如した場合は、前
記コンデンサに充電された電圧を前記能動素子側
へ放電するようにしたものである。[Summary of the Invention] The present invention provides a circuit for clamping a specific portion of a video signal, such as a pedestal portion, comprising: a video signal transmission line that supplies the video signal to a circuit having an active element via a capacitor; means for generating a pulse in response to a specific portion of the video signal; and a first switching means provided between the output end of the capacitor and a first voltage source for clamping, the first switching means a first circuit for clamping the video signal by making the means conductive in accordance with the pulse period; a resistor and a second circuit connected in series between the output terminal of the capacitor and a second voltage source for bias; and a second circuit that conducts the second switching means in accordance with the pulse period, and conducts the first and second switching means during the pulse period to switch the video signal. A specific portion of the capacitor is clamped to a first voltage, and when the pulse is absent, the voltage charged in the capacitor is discharged to the active element side.
以下、本発明を図示の実施例について説明す
る。ここに、第３図は本発明の基本実施例に係る
クランプ回路を示す回路図である。なお、第１図
と同一要素には同一符号を用いる。入力端子１に
は映像信号が供給されている。この入力端子１は
前置トランジスタQ1のベースに接続されている。
この前置トランジスタQ1はコレクタが電源端子
３に接続され、エミツタは抵抗R5を介して接地
されている。そして、映像信号はエミツタから導
出され、結合コンデンサC1を介して出力トラン
ジスタQ2のベースに供給されている。この出力
トランジスタQ2は電源端子３にコレクタが接続
され、エミツタは抵抗R6を介して接地されてい
る。
Hereinafter, the present invention will be described with reference to illustrated embodiments. Here, FIG. 3 is a circuit diagram showing a clamp circuit according to a basic embodiment of the present invention. Note that the same reference numerals are used for the same elements as in FIG. A video signal is supplied to the input terminal 1. This input terminal 1 is connected to the base of the front transistor Q 1 .
The collector of this front transistor Q1 is connected to the power supply terminal 3, and the emitter is grounded via a resistor R5 . The video signal is then derived from the emitter and supplied to the base of the output transistor Q2 via the coupling capacitor C1. The collector of this output transistor Q2 is connected to the power supply terminal 3, and the emitter is grounded via a resistor R6 .
前記結合コンデンサC1から出力トランジスタ
Q2のベースへの信号経路２と電源端子３との間
には、バイアス抵抗R4をコレクタ・エミツタ路
に直列となるように接続したスイツチングトラン
ジスタQ4が設けられ、このスイツチングトラン
ジスタQ4のベースへは抵抗R8を通して制御端子
４から水平周期のクランプパルスが印加されるよ
うになつている。 The output transistor from the coupling capacitor C1
Between the signal path 2 to the base of Q 2 and the power supply terminal 3, there is provided a switching transistor Q 4 in which a bias resistor R 4 is connected in series with the collector-emitter path. A horizontally periodic clamp pulse is applied to the base of 4 from the control terminal 4 through a resistor R8 .
また、電源端子３と接地点との間には抵抗R2，
R1の直列回路が接続され、抵抗R2側には並列に
コンデンサC2が設けられている。これら抵抗R1，
R2及びコンデンサC2はその抵抗R1，R2の接続点
を設定点として、この設定点にクランプ電圧を形
成するようになつている。この設定点と前記信号
経路２との間にはコレクタ・エミツタ路を介挿し
たクランプ用トランジスタQ3が設けられ、この
クランプ用トランジスタQ3のベースへ抵抗R3を
介して前記クランプパルスが印加されている。 In addition, a resistor R 2 is connected between the power supply terminal 3 and the ground point.
A series circuit of R 1 is connected, and a capacitor C 2 is provided in parallel on the resistor R 2 side. These resistances R 1 ,
R 2 and capacitor C 2 are configured to form a clamp voltage at the set point at the connection point of their resistors R 1 and R 2 . A clamping transistor Q3 with a collector-emitter path inserted is provided between this set point and the signal path 2, and the clamping pulse is applied to the base of the clamping transistor Q3 via a resistor R3 . has been done.
以上の構成より成るクランプ回路によれば、ス
イツチングトランジスタQ4とクランプ用トラン
ジスタQ3はクランプパルスのパルス期間に連動
してオン動作し、第１図の回路と同一の構成、す
なわち、バイアス抵抗R4が電源端子３と信号経
路２との間に接続されたようになり、このとき、
クランプ用トランジスタQ3のエミツタ・コレク
タ路を通して信号経路２に設定点のクランプ電圧
が供給される。このクランプ電圧が結合コンデン
サC1に充電されることにより、映像信号のクラ
ンプパルスに同期した波形部に直流電圧が重畳さ
れ、クランプ動作を行うことができる。この直流
電圧が再生された映像信号は例えば出力トランジ
スタQ2のエミツタから導出される。 According to the clamp circuit having the above configuration, the switching transistor Q 4 and the clamping transistor Q 3 are turned on in conjunction with the pulse period of the clamp pulse, and have the same configuration as the circuit shown in FIG. R 4 is now connected between power supply terminal 3 and signal path 2, and at this time,
A set point clamping voltage is supplied to the signal path 2 through the emitter-collector path of the clamping transistor Q3 . By charging the coupling capacitor C1 with this clamp voltage, a DC voltage is superimposed on the waveform portion synchronized with the clamp pulse of the video signal, and a clamp operation can be performed. The video signal reproduced from this DC voltage is derived from the emitter of the output transistor Q2 , for example.
今、クランプパルスが何らかの原因で供給され
なくなると、スイツチングトランジスタQ4とク
ランプ用トランジスタQ3とはオフ状態を維持す
ることになり、出力トランジスタQ2のバイアス
抵抗R4からの直流バイアスも印加されないこと
から、結合コンデンサC1に充電されたクランプ
電圧が出力トランジスタQ2のベース電圧となる。
このクランプ電圧は徐々に放電しながら映像信号
に重畳されクランプ動作が行われる。このときの
放電時定数は結合コンデンサC1の容量をＣとす
ると、
Ｃ・hfe・R6 ……(3)
で決まり、垂直走査周期より十分に長いため映像
信号にサグとして影響することはない。また、こ
の時定数に基づく時間経過後もクランプパルスが
供給されないと、出力トランジスタQ2のベース
電圧は零となる。これによつて、出力トランジス
タQ2はカツトオフし、コレクタ電流が流れなく
なるため、陰極線管カソード電圧が上昇して陰極
線管のビーム電流をしや断することができる。こ
のように本発明はクランプパルスが無くなつても
直流レベルの変動のないクランプ波形を得ること
ができる。 Now, if the clamp pulse is no longer supplied for some reason, switching transistor Q 4 and clamping transistor Q 3 will remain off, and DC bias from bias resistor R 4 of output transistor Q 2 will also be applied. Therefore, the clamp voltage charged in the coupling capacitor C1 becomes the base voltage of the output transistor Q2 .
This clamp voltage is gradually discharged and superimposed on the video signal to perform a clamp operation. The discharge time constant at this time is determined by C h fe R 6 (3), where C is the capacitance of the coupling capacitor C 1 , and since it is sufficiently longer than the vertical scanning period, it will not affect the video signal as a sag. do not have. Furthermore, if the clamp pulse is not supplied even after a period of time based on this time constant has elapsed, the base voltage of the output transistor Q2 becomes zero. As a result, the output transistor Q2 is cut off and no collector current flows, so that the cathode ray tube cathode voltage increases and the beam current of the cathode ray tube can be cut off. In this manner, the present invention can obtain a clamp waveform with no DC level fluctuation even if the clamp pulse is no longer present.
なお、クランプパルスは、例えば映像信号では
同期信号期間に含まれる水平同期パルスを、クラ
ンプしようとする波形部（同期先端部ペデスタル
レベル部等）に遅延等の手段で同期させることに
より得るものである。 Note that the clamp pulse is obtained by, for example, synchronizing the horizontal synchronization pulse included in the synchronization signal period in a video signal with the waveform part to be clamped (synchronization tip pedestal level part, etc.) by delaying or other means. .
次に、具体的な実施例について説明する。第４
図は本発明の具体的一実施例を示すクランプ回路
の回路図である。なお、第３図と同一要素には同
一符号を記す。この回路の出力段はトランジスタ
Q5のエミツタとトランジスタQ2のコレクタを共
通に接続し、トランジスタQ2のエミツタには抵
抗R6とコンデンサC3との並列回路が設けられ、
トランジスタQ5のベースは電源端子５と接地点
との間に接続された抵抗R10と定電圧ダイオード
D1の直列回路の接続点に接続され、この接続点
の定電圧ダイオードD1からのツエナ電圧でトラ
ンジスタQ5のベースバイアスが与えられ、トラ
ンジスタQ5のコレクタに抵抗R11を介して電源端
子５の電源電圧を印加して２つの出力用トランジ
スタQ5，Q2を駆動し、トランジスタQ5のコレク
タより出力端子６を通してクランプ波形を出力す
るようになつている。ここに、コンデンサC3は
回路の周波数特性改善用のコンデンサである。 Next, specific examples will be described. Fourth
The figure is a circuit diagram of a clamp circuit showing a specific embodiment of the present invention. Note that the same elements as in FIG. 3 are denoted by the same reference numerals. The output stage of this circuit is a transistor
The emitter of Q 5 and the collector of transistor Q 2 are connected in common, and the emitter of transistor Q 2 is provided with a parallel circuit of resistor R 6 and capacitor C 3 .
The base of the transistor Q 5 is a resistor R 10 and a constant voltage diode connected between the power supply terminal 5 and the ground point.
It is connected to the connection point of the series circuit of D 1 , the Zener voltage from the constant voltage diode D 1 at this connection point gives the base bias of the transistor Q 5 , and the collector of the transistor Q 5 is connected to the power supply terminal through the resistor R 11 . 5 is applied to drive the two output transistors Q 5 and Q 2 , and a clamped waveform is output from the collector of the transistor Q 5 through the output terminal 6. Here, capacitor C3 is a capacitor for improving the frequency characteristics of the circuit.
また、前置トランジスタQ1のエミツタと前記
トランジスタQ2のベースを結ぶ経路には、結合
コンデンサC1と抵抗R9とが直列に接続され、こ
れら結合コンデンサC1と抵抗R9との接続点にス
イツチングトランジスタQ4のエミツタ及びクラ
ンプ用トランジスタQ3のコレクタが接続されて
いる。スイツチングトランジスタQ4のコレクタ
は対電源端子３間にバイアス抵抗R4を有すると
ともに、そのベースへ抵抗R8を介してクランプ
パルスが印加される一方、クランプ用トランジス
タQ3のエミツタは電源端子３との間に抵抗R1お
よびダイオードD2の直列接続が介装され、この
エミツタをクランプ電圧の設定点として、この設
定点と接地点との間に抵抗R2およびコンデンサ
C2の並列回路が接続されている。さらに、クラ
ンプ用トランジスタQ3はベースに抵抗R3を介し
てクランプパルスが印加されるとともに、ベース
と接地点との間に抵抗R12が設けられている。 Further, a coupling capacitor C 1 and a resistor R 9 are connected in series in a path connecting the emitter of the front transistor Q 1 and the base of the transistor Q 2 , and the connection point between the coupling capacitor C 1 and the resistor R 9 is connected in series. The emitter of the switching transistor Q4 and the collector of the clamping transistor Q3 are connected to the transistor Q4. The collector of the switching transistor Q 4 has a bias resistor R 4 between it and the power supply terminal 3, and a clamp pulse is applied to its base via a resistor R 8 , while the emitter of the clamping transistor Q 3 has a bias resistor R 4 between it and the power supply terminal 3. A series connection of a resistor R 1 and a diode D 2 is inserted between the emitter and the clamp voltage, and a resistor R 2 and a capacitor are connected between this emitter and the ground point.
C 2 parallel circuits are connected. Furthermore, a clamp pulse is applied to the base of the clamping transistor Q3 via a resistor R3 , and a resistor R12 is provided between the base and the ground point.
上記構成において、結合コンデンサC1とトラ
ンジスタQ2のベース間の抵抗R9は回路の発振を
防止するために設けられ、クランプトランジスタ
Q3のベースに接続された抵抗R12は同トランジス
タの蓄積時間を少なくするためのものであり、ダ
イオードD2はクランプ電圧の温度に対する変動
を補償するためのものである。この回路では、ク
ランプパルスによつてオンするクランプ用トラン
ジスタQ3のターンオフ時の蓄積時間が減少され、
クランプすべき波形部のみにクランプ電圧が重畳
され、かつ、このクランプ電圧は温度によつて変
動することがない。そしてクランプパルスが供給
されなくなつても、結合コンデンサC1にクラン
プ電圧が充電されている限りクランプ動作が行な
われ、トランジスタのQ2のベース電圧が零とな
るとトランジスタQ2がカツトオフし、続いてト
ランジスタQ5もカツトオフするので、直流レベ
ルの変動のないクランプ波形を出力端子に導出す
ることができる。 In the above configuration, the resistor R 9 between the coupling capacitor C 1 and the base of the transistor Q 2 is provided to prevent circuit oscillation, and the clamp transistor
A resistor R 12 connected to the base of Q 3 is used to reduce the storage time of the transistor, and a diode D 2 is used to compensate for temperature variations in the clamp voltage. In this circuit, the accumulation time during turn-off of the clamp transistor Q3 , which is turned on by the clamp pulse, is reduced,
A clamp voltage is superimposed only on the waveform portion to be clamped, and this clamp voltage does not vary depending on temperature. Even if the clamp pulse is no longer supplied, the clamp operation continues as long as the clamp voltage is charged in the coupling capacitor C1 , and when the base voltage of transistor Q2 becomes zero, transistor Q2 is cut off, and then Since transistor Q5 is also cut off, a clamped waveform with no DC level fluctuation can be derived to the output terminal.
なお、クランプすべき波形部とは正の映像信号
の場合同期先端部あるいはその両側のペデスタル
レベル部をいい、この部分に例えば水平同期パル
ス又はフライバツクパルスの位置合わせをしてク
ランプするものである。 In the case of a positive video signal, the waveform part to be clamped refers to the synchronization tip or the pedestal level parts on both sides thereof, and for example, the horizontal synchronization pulse or flyback pulse is aligned and clamped to this part. .
以上説明したように本発明によれば、クランプ
後の信号を増幅する能動素子の入力側の直流バイ
アスをクランプ期間以外はかけないようにしたの
で、クランプ回路にクランプパルスが供給されな
くなつたとき、結合コンデンサの放電によるクラ
ンプ電圧でクランプ動作が行なわれ、このクラン
プ電圧が放電しつくしたとき、前記能動素子がカ
ツトオフし、サグを生じることなく良好なクラン
プ波形を形成できるという効果がある。
As explained above, according to the present invention, since the DC bias on the input side of the active element that amplifies the clamped signal is not applied except during the clamp period, when the clamp pulse is no longer supplied to the clamp circuit, A clamping operation is performed by a clamping voltage caused by discharging a coupling capacitor, and when this clamping voltage is completely discharged, the active element is cut off, and a good clamping waveform can be formed without causing sag.
第１図は従来のクランプ回路を示す回路図、第
２図は別の従来例を示す回路図、第３図は本発明
の基本的実施例によるクランプ回路を示す回路
図、第４図は本発明の具体的一実施例に係るクラ
ンプ回路を示す回路図である。
Q1〜Q5……トランジスタ、R1〜R12……抵抗、
C1，C2……コンデンサ、D1，D2……ダイオード。
Fig. 1 is a circuit diagram showing a conventional clamp circuit, Fig. 2 is a circuit diagram showing another conventional example, Fig. 3 is a circuit diagram showing a clamp circuit according to a basic embodiment of the present invention, and Fig. 4 is a circuit diagram showing the present invention. FIG. 2 is a circuit diagram showing a clamp circuit according to a specific embodiment of the invention. Q1 to Q5 ...transistor, R1 to R12 ...resistance,
C 1 , C 2 ... Capacitor, D 1 , D 2 ... Diode.
Claims (1)
ランプするための回路であつて、 映像信号をコンデンサを介して能動素子を有す
る回路に供給する映像信号伝送路と、 前記映像信号の特定部分に対応してパルスを発
生する手段と、 前記コンデンサの出力端とクランプ用の第１の
電圧源との間に設けられた第１のスイツチング手
段を含み、この第１のスイツチング手段を前記パ
ルス期間に対応して導通させ、映像信号をクラン
プする第１の回路と、 前記コンデンサの出力端とバイアス用の第２の
電圧源との間に直列接続された抵抗および第２の
スイツチング手段を含み、この第２のスイツチン
グ手段を前記パルス期間に対応して導通させる第
２の回路とを具備して成るクランプ回路。[Scope of Claims] 1. A circuit for clamping a specific portion of a video signal, such as a pedestal portion, comprising: a video signal transmission line that supplies the video signal to a circuit having an active element via a capacitor; and the video signal. means for generating a pulse in response to a specific portion of the capacitor; and first switching means provided between the output end of the capacitor and a first voltage source for clamping; a first circuit that conducts in response to the pulse period and clamps the video signal; a resistor and a second switching means connected in series between the output terminal of the capacitor and a second bias voltage source; and a second circuit that makes the second switching means conductive in accordance with the pulse period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157730A JPS6051372A (en) | 1983-08-31 | 1983-08-31 | Clamping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157730A JPS6051372A (en) | 1983-08-31 | 1983-08-31 | Clamping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051372A JPS6051372A (en) | 1985-03-22 |
| JPH0453147B2 true JPH0453147B2 (en) | 1992-08-25 |
Family
ID=15656105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157730A Granted JPS6051372A (en) | 1983-08-31 | 1983-08-31 | Clamping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051372A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418427A (en) * | 1987-07-14 | 1989-01-23 | Chiyoda Chem Eng Construct Co | Method for treating waste gas |
-
1983
- 1983-08-31 JP JP58157730A patent/JPS6051372A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051372A (en) | 1985-03-22 |
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