JPH0136380Y2 - - Google Patents
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- JPH0136380Y2 JPH0136380Y2 JP1981030164U JP3016481U JPH0136380Y2 JP H0136380 Y2 JPH0136380 Y2 JP H0136380Y2 JP 1981030164 U JP1981030164 U JP 1981030164U JP 3016481 U JP3016481 U JP 3016481U JP H0136380 Y2 JPH0136380 Y2 JP H0136380Y2
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- Processing Of Color Television Signals (AREA)
Description
【考案の詳細な説明】
本考案は、カラービデオ信号中のカラーバース
トを除去する回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit for removing color bursts in color video signals.
ビデオテープレコーダで録画するときに、磁気
ヘツド及び磁気テープの電磁変換系を通さずに記
録信号を直接にTV受像機に送つて記録状態をモ
ニターすることがある（いわゆるＥ−Ｅモード）。
一般には、モニター画面がカラーのとき、録画も
カラーで行なわれるが、VTRとモニターTVと
のカラーキラー回路の検出レベルが相違している
ことがあるので、モニターTVでカラー画像が表
示されていても、VTRでは白黒の録画が行われ
る場合がある。このためカラーで録画した思つた
プログラムが再生してみると白黒であつたと言う
不都合が起こる。 When recording with a video tape recorder, the recording state may be monitored by sending the recording signal directly to the TV receiver without passing through the magnetic head and the magnetic tape's electromagnetic conversion system (so-called EE mode).
Generally, when the monitor screen is in color, recording is also done in color, but since the detection levels of the color killer circuits of the VTR and monitor TV may differ, color images may not be displayed on the monitor TV. However, VCRs may record in black and white. This causes the inconvenience that when a program that was recorded in color is played back, it turns out to be in black and white.
従来では、このような不都合を防止するため
に、VTRでカラーキラーが働いたとき、モニタ
ーTVも強制的に白黒モードにするように、
VTR側でカラーバーストを除去してTV側にモ
ニター信号として送つていた。第１図はこのよう
なバースト除去回路の従来の回路図である。 Conventionally, in order to prevent such inconveniences, when the color killer activated on the VTR, the monitor TV was also forced to go into black and white mode.
The color burst was removed on the VTR side and sent to the TV as a monitor signal. FIG. 1 is a conventional circuit diagram of such a burst removal circuit.
第１図で端子１にはカラービデオ信号ａが与え
られ、この信号ａは抵抗R1，R2で分岐されて切
換スイツチ２の固定接点２ａ，２ｂに夫々供給さ
れる。この切換スイツチ２はアンドゲート３の出
力ｂで制御され、このアンドゲート３の入力に
は、バーストフラグパルスBFが端子４から、ま
たカラーキラー検出回路の出力ACKが端子５か
らインバータ６を介して夫々供給される。スイツ
チ２の固定接点２ｂには、端子８を介してコイル
Ｌ及びコンデンサＣから成る3.58MHzまたは
4.43MHzのトラツプフイルタが接続され、このフ
イルタによつてカラーバースト信号を含むカラー
成分が除去される。 In FIG. 1, a color video signal a is applied to a terminal 1, and this signal a is branched by resistors R 1 and R 2 and supplied to fixed contacts 2a and 2b of a changeover switch 2, respectively. This changeover switch 2 is controlled by the output b of the AND gate 3, and the input of the AND gate 3 receives the burst flag pulse BF from the terminal 4, and the output ACK of the color killer detection circuit from the terminal 5 via the inverter 6. supplied respectively. The fixed contact 2b of the switch 2 is connected via the terminal 8 to a 3.58MHz or
A 4.43MHz trap filter is connected, and this filter removes color components including color burst signals.
カラーキラー信号ACKが得られたとき、バー
スト区間以外ではビデオ信号ａがスイツチ２の固
定接点２ａを経て端子７からモニターVT及び
VTRの記録回路に導出される。またバーストフ
ラグパルスの区間では、スイツチ２が端子２ａの
側に接続され、バースト信号が取除かれた信号が
端子７に導出される。 When the color killer signal ACK is obtained, the video signal a passes through the fixed contact 2a of the switch 2 and is sent from the terminal 7 to the monitor VT and
Derived from the VTR's recording circuit. Further, during the burst flag pulse period, the switch 2 is connected to the terminal 2a side, and a signal from which the burst signal is removed is delivered to the terminal 7.
第１図の従来のバースト除去回路では、トラツ
プフイルタのＬ及びＣの経時変化や部品のばらつ
きなどで同調点がずれて所要の性能を満たすこと
ができないことがあつた。また集積回路化したと
きＬ及びＣの２個の外付け部品を必要とし、回路
基板の実装密度を上げる場合に外付け部品のスペ
ースが比較的大きな割合を占めていた。 In the conventional burst removal circuit shown in FIG. 1, the tuning point may shift due to changes in L and C of the trap filter over time or variations in components, making it impossible to meet the required performance. Furthermore, when integrated into an integrated circuit, two external components, L and C, are required, and when increasing the mounting density of the circuit board, the space for the external components occupies a relatively large proportion.
この問題を解消するために、実開昭55−53317
号に開示された垂直帰線区間のVIR信号を除去す
る回路を利用することが考えられる。この除去回
路は、入力ビデオ信号をシンクチツプクランプ
（ダイオードクランプ）し、そのクランプレベル
より同期振巾分だけレベルシフトした黒レベル
（ペデスタル）電位の直流電圧を、VIR信号の区
間においてクランプ出力のビデオ信号の代わりに
スイツチングして導出する構成である。この除去
回路は黒レベルとシンクチツプとの電位差が一定
であることを条件にすれば正しく動作するが、電
位差が変化すると、クランプされたビデオ信号の
実際の黒レベルとレベルシフトにより形成した黒
レベル相当の直流電圧とが不一致になる。またレ
ベルシフト回路のばらつきや温度変化により、黒
レベル相当の直流電圧が変動する。垂直帰線区間
においてはこのような不一致は問題にならない
が、上述のようなカラーバースト除去回路に適用
すると、黒レベルと大巾に異なる電位の直流電圧
がパルス状にカラーバースト区間ごとに挿入され
ることになり、白黒のビデオ信号とは異なる波形
になつてしまう問題がある。 In order to solve this problem,
It is conceivable to use the circuit that removes the VIR signal in the vertical retrace interval disclosed in the above publication. This removal circuit applies a sync chip clamp (diode clamp) to the input video signal, and applies a DC voltage at a black level (pedestal) potential that is level-shifted by the sync amplitude from the clamp level to the clamp output video signal in the VIR signal section. This is a configuration in which the signal is derived by switching instead of a signal. This removal circuit operates correctly under the condition that the potential difference between the black level and the sync chip is constant, but when the potential difference changes, the actual black level of the clamped video signal and the black level formed by level shifting are DC voltage becomes inconsistent. Further, due to variations in the level shift circuit and temperature changes, the DC voltage corresponding to the black level fluctuates. Such discrepancies are not a problem in the vertical retrace interval, but when applied to the color burst removal circuit as described above, a pulsed DC voltage with a potential widely different from the black level is inserted in each color burst interval. Therefore, there is a problem that the waveform becomes different from that of a black and white video signal.
本考案はこの問題にかんがみ、バースト信号の
代わりに挿入する直流電圧を手動調整なしでペデ
スタルレベルと完全に一致させて、バースト信号
を除去したビデオ信号を得ることを目的とする。 In view of this problem, the object of the present invention is to completely match the pedestal level with the DC voltage inserted in place of the burst signal without manual adjustment, thereby obtaining a video signal from which the burst signal has been removed.
本考案のカラーバースト除去回路は、上述の目
的を達成するために、入力ビデオ信号のペデスタ
ルレベルが基準電圧と等しくなるように制御する
クランプ回路と、このクランプ回路の出力と上記
基準電圧との何れか一方を選択する切換スイツチ
回路とを夫々具備している。上記クランプ回路
は、入力ビデオ信号と基準電圧とをビデオ信号の
ペデスタルレベルを代表する所定区間で比較する
差動アンプのような手段と、その誤差出力を次の
比較が行われるまで保持するホールドコンデンサ
のような手段とを備えて、誤差出力によつて入力
ビデオ信号が供給される入力トランジスタに直列
接続された可変電流源の制御を行つて、上記入力
トランジスタの出力からペデスタルレベルが上記
基準電圧にクランプされたビデオ信号を得るよう
に構成されている。カラーバースト区間において
上記切換スイツチ回路が上記基準電圧の側に切換
えられることにより、上記スイツチ回路の出力か
らカラーバースト信号が上記基準電圧に置き換え
られたビデオ信号を得ている。 In order to achieve the above-mentioned object, the color burst removal circuit of the present invention includes a clamp circuit that controls the pedestal level of an input video signal to be equal to a reference voltage, and a control circuit that controls the output of the clamp circuit and the reference voltage. They are each equipped with a changeover switch circuit for selecting one of the two. The above clamp circuit consists of a means such as a differential amplifier that compares the input video signal and the reference voltage in a predetermined interval representing the pedestal level of the video signal, and a hold capacitor that holds the error output until the next comparison is performed. and controlling a variable current source connected in series with the input transistor to which the input video signal is supplied by the error output, so that the pedestal level from the output of the input transistor reaches the reference voltage. The device is configured to obtain a clamped video signal. By switching the changeover switch circuit to the reference voltage side during the color burst period, a video signal in which the color burst signal is replaced with the reference voltage is obtained from the output of the switch circuit.
第２図は本考案の一実施例を示すVTR内のバ
ースト除去回路の回路図である。なお第２図で第
１図と同一の部分には同一の符号が付されてい
る。また第３図は第２図の動作を示す各部の波形
図である。 FIG. 2 is a circuit diagram of a burst removal circuit in a VTR showing an embodiment of the present invention. Note that the same parts in FIG. 2 as in FIG. 1 are given the same reference numerals. Further, FIG. 3 is a waveform diagram of each part showing the operation of FIG. 2.
第２図で、入力ビデオ信号ａはクランプ回路９
に供給され、ここでペデスタルレベルが基準電圧
源１３の出力の基準レベルＥにクランプされる。
クランプ動作は端子１０から与えられる第３図Ｂ
のようなペデスタル部分を代表するクランプパル
スCPに基いて行われ、クランプ回路９の出力
a′は、第３図Ｃに示すように、基準レベルＥにそ
のペデスタルレベルがクランプされている。 In FIG. 2, the input video signal a is connected to a clamp circuit 9.
, where the pedestal level is clamped to the reference level E of the output of the reference voltage source 13.
The clamping action is provided from terminal 10 as shown in FIG. 3B.
This is performed based on the clamp pulse CP representing the pedestal part, and the output of the clamp circuit 9
The pedestal level of a' is clamped to the reference level E, as shown in FIG. 3C.
VTR内のカラーキラー検出回路（図示せず）
からカラーキラー信号ACKが端子５に与えられ
ない場合（カラー録画時）には、クランプ回路９
の出力a′は切換スイツチ２の接点２ａを介して端
子７からVTRの記録回路及びモニターTVに導
出される。カラーキラー信号が端子５に与えられ
た場合（白黒録画時）には、アンドゲート３の出
力ｂによつて、バーストフラグパルスBFの区間
において基準電圧源１３の出力Ｅが与えられてい
る。接点２ｂにスイツチ２が切換えられる。この
結果、スイツチ２の出力から第３図Ｄに示すよう
なバースト信号が除去されかつこの区間で基準電
圧Ｅに置き換えられたビデオ信号が端子７を通つ
てVTRの記録回路及びモニターTVに送られる。
従つて、VTR内でカラーキラー信号ACKが形成
されて白黒録画が行われているときには、その記
録信号のモニター画面は必ず白黒となる。このた
め、VTRが白黒録画を行つているときに、モニ
ターTVにカラー画面が表示されてカラー録画で
あると誤認するようなことを防ぐことができる。 Color killer detection circuit in VTR (not shown)
If the color killer signal ACK is not given to terminal 5 (during color recording), clamp circuit 9
The output a' is led out from the terminal 7 via the contact 2a of the changeover switch 2 to the recording circuit of the VTR and the monitor TV. When the color killer signal is applied to the terminal 5 (during monochrome recording), the output b of the AND gate 3 provides the output E of the reference voltage source 13 during the period of the burst flag pulse BF. Switch 2 is switched to contact 2b. As a result, the burst signal shown in FIG. 3D is removed from the output of the switch 2, and the video signal replaced with the reference voltage E in this section is sent through the terminal 7 to the recording circuit of the VTR and the monitor TV. .
Therefore, when the color killer signal ACK is generated in the VTR and black-and-white recording is performed, the monitor screen for the recording signal is always black-and-white. Therefore, when the VTR is recording in black and white, it is possible to prevent a color screen from being displayed on the monitor TV and causing the viewer to misunderstand that the recording is in color.
第４図は第２図のクランプ回路の一例を示す回
路図である。第４図で、信号源１４から与えられ
るビデオ信号ａはトランジスタ１５及び抵抗R3
を介して切換スイツチ２の接点２ａに供給される
と共に、差動アンプ１６に供給される。抵抗R3
の一端は可変電流源１７を介して接地される。差
動アンプ１６の他の入力には基準電圧源１３から
基準電圧Ｅが与えられ、またこの基準電圧はスイ
ツチ２の接点２ｂにも与えられる。 FIG. 4 is a circuit diagram showing an example of the clamp circuit of FIG. 2. In FIG. 4, a video signal a given from a signal source 14 is connected to a transistor 15 and a resistor R3.
The signal is supplied to the contact 2a of the changeover switch 2 via the switch 2, and also to the differential amplifier 16. Resistance R 3
One end of is grounded via a variable current source 17. A reference voltage E is applied from the reference voltage source 13 to the other input of the differential amplifier 16, and this reference voltage is also applied to the contact 2b of the switch 2.
差動アンプ１６はクランプパルスCP（第３図
Ｂ）の区間において比較動作を行い、その誤差出
力が端子１１に接続されたホールドコンデンサ１
２に蓄えられると共に可変電流源１７に制御信号
として与えられる。可変電流源１７は差動アンプ
１６の入力（基準電圧Ｅ及びビデオ信号のペデス
タルレベル）が互に等しくなるまで上記誤差出力
に応じて電流値が制御される。これによつて端子
２ａに導出されるビデオ信号のペデスタルレベル
が基準電圧Ｅにクランプされる。ビデオ信号のペ
デスタル区間以外では、ホールドコンデンサ１２
の出力に基いて可変電流源１７の制御が行われ
る。 The differential amplifier 16 performs a comparison operation during the period of the clamp pulse CP (FIG. 3B), and its error output is connected to the hold capacitor 1 connected to the terminal 11.
2 and is applied to the variable current source 17 as a control signal. The current value of the variable current source 17 is controlled according to the error output until the inputs of the differential amplifier 16 (the reference voltage E and the pedestal level of the video signal) become equal to each other. As a result, the pedestal level of the video signal delivered to the terminal 2a is clamped to the reference voltage E. In areas other than the pedestal section of the video signal, the hold capacitor 12
The variable current source 17 is controlled based on the output of the variable current source 17.
上述の如く、第２図及び第４図に示す実施例に
よれば、コンデンサＣ及びインダクタンスＬによ
るトラツプフイルタを用いなくてもバースト信号
を除去することができるので、LC部品のばらつ
きや経時変化によるトラツプ点のずれが生ずるこ
とがなく、安定なバースト除去性能を得ることが
できる。また集積回路化したとき、外付け部品は
クランプ回路９のホールドコンデンサ１２のみと
なるから、従来の第１図のような回路基板上で大
きな面積を占める外付けのLC部品が無くなり、
回路基板の実装密度を上げることができる。 As described above, according to the embodiments shown in FIGS. 2 and 4, burst signals can be removed without using a trap filter using a capacitor C and an inductance L, so traps caused by variations in LC components or changes over time can be removed. There is no point shift and stable burst removal performance can be obtained. Furthermore, when integrated, the only external component is the hold capacitor 12 of the clamp circuit 9, which eliminates the need for external LC components that occupy a large area on the circuit board, as shown in FIG.
It is possible to increase the packaging density of circuit boards.
次に第５図は第２図及び第４図に示したバース
ト除去回路の具体的な回路図である。第５図で、
第４図と対応する部分について説明すると、ビデ
オ信号ａは、トランジスタ１５、抵抗R3、トラ
ンジスタQ1を介して差動アンプ１６の一方の入
力部に送られる。この差動アンプ１６の他方の入
力部には基準電圧Ｅが与えられる。なお差動アン
プ１６はその電流源トランジスタQ2がクランプ
パルスCPによつてオンになつたときのみ動作す
る。差動アンプ１６の誤差出力はバツフアートラ
ンジスタQ3、エミツタホロワ・トランジスタQ4，
Q5を夫々介して可変電流源１７として動作する
トランジスタQ6に与えられる。電流源トランジ
スタQ6のコレクタは抵抗R3に連なつていて、差
動アンプ１６の誤差出力によつてトランジスタ
Q6のコレクタ電流が制御されることにより、抵
抗R3の一端の直流レベルが調整される。 Next, FIG. 5 is a specific circuit diagram of the burst removal circuit shown in FIGS. 2 and 4. In Figure 5,
To explain the portion corresponding to FIG. 4, the video signal a is sent to one input section of the differential amplifier 16 via the transistor 15, the resistor R 3 and the transistor Q 1 . A reference voltage E is applied to the other input section of the differential amplifier 16. Note that the differential amplifier 16 operates only when its current source transistor Q2 is turned on by the clamp pulse CP. The error output of the differential amplifier 16 is a buffer transistor Q 3 , an emitter follower transistor Q 4 ,
They are applied to transistors Q 6 which operate as variable current sources 17 via Q 5 , respectively. The collector of the current source transistor Q6 is connected to the resistor R3 , and the error output of the differential amplifier 16 causes the transistor to
By controlling the collector current of Q 6 , the DC level at one end of resistor R 3 is adjusted.
差動アンプ１６及び電流源トランジスタQ6を
含む制御ループが安定した状態では、抵抗R3に
接続されたエミツタホロワ・トランジスタQ1の
エミツタに現われるビデオ信号のペデスタルレベ
ルは基準電圧Ｅとほぼ等しくなつている。バツフ
アトランジスタQ3のコレクタに生ずる誤差出力
は端子１１を介して外部接続のホールドコンデン
サ１２にも蓄えられる。なおクランプパルスCP
の区間以外では、コンデンサ１２に接続されたト
ランジスタQ3及びQ7がオフになるので、基準レ
ベルとペデスタルレベルとの誤差情報がコンデン
サ１２に保存される。 When the control loop including the differential amplifier 16 and the current source transistor Q6 is stable, the pedestal level of the video signal appearing at the emitter of the emitter follower transistor Q1 connected to the resistor R3 is approximately equal to the reference voltage E. There is. The error output generated at the collector of the buffer transistor Q3 is also stored in the externally connected hold capacitor 12 via the terminal 11. In addition, clamp pulse CP
Since the transistors Q 3 and Q 7 connected to the capacitor 12 are turned off outside the section , error information between the reference level and the pedestal level is stored in the capacitor 12 .
基準レベルＥにペデスタルクランプされたトラ
ンジスタQ1のエミツタにおけるビデオ信号は、
差動アンプ１８を介し、バツフアトランジスタ
Q8を通して端子７に導出される。この差動アン
プ１８は通常オンとなつているトランジスタQ9
によつて動作状態になつている。このトランジス
タQ9及びこれと差動結合されたトランジスタQ10
はスイツチ回路を構成し、VTRのＥ−Ｅモード
時に、カラーキラー信号ACKが得られた場合に
は第２図のアンドゲート３の出力ｂ（バーストフ
ラグ区間）によつてトランジスタQ10がオンとな
り、トランジスタQ9がオフとなる。この結果、
バーストフラグ区間では、基準電圧Ｅが差動アン
プ１９を介してバツフアトランジスタQ8に与え
られ、これによつてバースト信号が基準電圧Ｅに
置き換えられる。 The video signal at the emitter of transistor Q1 , pedestally clamped to reference level E, is
Through the differential amplifier 18, the buffer transistor
Leads out to terminal 7 through Q 8 . This differential amplifier 18 has a transistor Q 9 which is normally on.
is in working condition. This transistor Q 9 and the transistor Q 10 differentially coupled thereto
constitutes a switch circuit, and when the color killer signal ACK is obtained in the EE mode of the VTR, the transistor Q10 is turned on by the output b (burst flag section) of the AND gate 3 in Fig. 2. , transistor Q9 is turned off. As a result,
During the burst flag period, the reference voltage E is applied to the buffer transistor Q8 via the differential amplifier 19, thereby replacing the burst signal with the reference voltage E.
本考案のカラーバースト除去回路は、上述のよ
うにクランプ回路として、ビデオ信号のペデスタ
ル区間においてその電位を基準電圧にクランプす
るパルスクランプ回路を採用し、また誤差電圧帰
還形のクランプ動作により、バースト信号部分に
挿入する直流電位をペデスタルレベルと完全一致
させている。 As mentioned above, the color burst removal circuit of the present invention employs a pulse clamp circuit that clamps the potential to the reference voltage in the pedestal section of the video signal as the clamp circuit. The DC potential inserted into the section is made to perfectly match the pedestal level.
よつてバースト信号区間において直流電位を挿
入することによりペデスタルとの段差（異常電圧
が）発生することがなく、また帰還作用により、
挿入直流電圧がペデスタルレベルに対し変動する
ことなく追従するので、カラーバースト信号を除
去した白黒ビデオ信号と同等のビデオ信号を安定
に得ることができる。 Therefore, by inserting a DC potential in the burst signal section, a step (abnormal voltage) with the pedestal will not occur, and due to the feedback effect,
Since the inserted DC voltage follows the pedestal level without fluctuation, it is possible to stably obtain a video signal equivalent to a black and white video signal from which the color burst signal has been removed.
第１図は従来のカラーバースト除去回路の回路
図、第２図は本考案の一実施例を示すVTR内の
バースト除去回路の回路図、第３図は第２図の動
作を説明するための各部の波形図、第４図は第２
図のクランプ回路の一例を示す回路図、第５図は
第２図及び第４図の実施例の詳細な回路図であ
る。
なお図面に用いられている符号において、２…
…切換スイツチ、３……アンドゲート、９……ク
ランプ回路、１２……ホールドコンデンサ、１３
……基準電圧源、ACK……カラーキラー信号、
BF……バーストフラグパルス、CP……クランプ
パルス、Ｅ……基準電圧、である。
Fig. 1 is a circuit diagram of a conventional color burst removal circuit, Fig. 2 is a circuit diagram of a burst removal circuit in a VTR showing an embodiment of the present invention, and Fig. 3 is a circuit diagram for explaining the operation of Fig. 2. Waveform diagram of each part, Figure 4 is
5 is a detailed circuit diagram of the embodiment of FIGS. 2 and 4. FIG. 5 is a circuit diagram showing an example of the clamp circuit shown in FIG. In addition, in the symbols used in the drawings, 2...
...Selector switch, 3...And gate, 9...Clamp circuit, 12...Hold capacitor, 13
...Reference voltage source, ACK...Color killer signal,
BF...Burst flag pulse, CP...Clamp pulse, E...Reference voltage.
Claims (1)
と等しくなるように制御するクランプ回路と、こ
のクランプ回路の出力と上記基準電圧との何れか
一方を選択する切換スイツチ回路とを夫々具備
し、 上記クランプ回路は、入力ビデオ信号と基準電
圧とをビデオ信号のペデスタルレベルを代表する
所定区間で比較する手段と、その誤差出力を次の
比較が行われるまで保持する手段とを備えて、誤
差出力によつて入力ビデオ信号が供給される入力
トランジスタに直列接続された可変電流源の制御
を行つて、上記入力トランジスタの出力からペデ
スタルレベルが上記基準電圧にクランプされたビ
デオ信号を得るように構成され、 カラーバースト区間において上記切換スイツチ
回路が上記基準電圧の側に切換えられることによ
り、上記スイツチ回路の出力からカラーバースト
信号が上記基準電圧に置き換えられたビデオ信号
を得るようにしたカラーバースト除去回路。[Claims for Utility Model Registration] A clamp circuit that controls the pedestal level of an input video signal to be equal to a reference voltage, and a changeover switch circuit that selects either the output of this clamp circuit or the reference voltage. The clamp circuit includes means for comparing the input video signal and the reference voltage in a predetermined interval representing the pedestal level of the video signal, and means for holding the error output until the next comparison is performed. The error output controls a variable current source connected in series with the input transistor to which the input video signal is supplied, thereby obtaining a video signal whose pedestal level is clamped to the reference voltage from the output of the input transistor. By switching the changeover switch circuit to the reference voltage side during the color burst interval, a video signal in which the color burst signal is replaced with the reference voltage is obtained from the output of the switch circuit. Burst elimination circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981030164U JPH0136380Y2 (en) | 1981-03-04 | 1981-03-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981030164U JPH0136380Y2 (en) | 1981-03-04 | 1981-03-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143770U JPS57143770U (en) | 1982-09-09 |
| JPH0136380Y2 true JPH0136380Y2 (en) | 1989-11-06 |
Family
ID=29827690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981030164U Expired JPH0136380Y2 (en) | 1981-03-04 | 1981-03-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0136380Y2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11330128B2 (en) | 2019-11-21 | 2022-05-10 | Ricoh Company, Ltd. | Adjustment image data for use in imaging operation and image forming apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213726A (en) * | 1975-07-22 | 1977-02-02 | Sony Corp | Color magnetic recording reproducer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919508Y2 (en) * | 1978-04-12 | 1984-06-05 | 三洋電機株式会社 | VIR signal removal circuit |
-
1981
- 1981-03-04 JP JP1981030164U patent/JPH0136380Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213726A (en) * | 1975-07-22 | 1977-02-02 | Sony Corp | Color magnetic recording reproducer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11330128B2 (en) | 2019-11-21 | 2022-05-10 | Ricoh Company, Ltd. | Adjustment image data for use in imaging operation and image forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143770U (en) | 1982-09-09 |
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