JPH0448489A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体記憶技術さらには非同期型デュアルポ
ートメモリにおける読出しと書込みの調整方式に適用し
て特に有効な技術に関し、例えば、メモリアレイ部がダ
イナミック型記憶累子で構成されたフレームメモリ　（
画像データ記憶用メモ１月に利用して有効な技術に関す
る。

［従来の技術］ 従来、画像データを記憶するフレームメモリとして書込
みデータの入力ポートと読出しデータの出力ポートとを
備えたデュアルポートメモリが提供されている。

一般にこの種のフレームメモリでは、第４図に示すよう
にライト用シフトレジスタＷＳＲとリード用シフトレジ
スタＲ３Ｒとを有しており、書込み動作は、シリアルデ
ータをライト用シフトレジスタＷＳＲに入力した後、パ
ラレル変換して一旦うイトデータレジスタＷＤＲに転送
してからメモリアレイＭ−ＡＲＹへ書き込む。一方、読
出し動作は、メモリアレイＭ−ＡＲＹからリードデータ
レジスタＲＤＲに３２ビツトのような単位で読み出した
後、リードデータレジスタＲＤＲからリード用シフトレ
ジスタＲ３Ｒヘパラレルにデータを転送してから、リー
ド用シフトレジスタＲ３Ｒでシリアル変換して出力する
ようにしている。

上記従来のフレームメモリにおいては、上記書込み動作
と読出し動作がシステムＣＬＫと同期して行うようにさ
れているもののリードとライトが完全独立で行われるの
で、メモリアレイ部に対するリード動作とライト動作が
競合しないようにするため、コントロール回路ＣＮＴ内
で、ライト用シフトレジスタからライトデータレジスタ
への転送時にライト要求信号（以下Ｖｌ／ＲＱと略す）
を発生させ、リード用データレジスタからリード用シフ
トレジスタにデータを転送する際には、リード要求信号
（以下ｍと略す）を発生させ、上記要求信号ＷＲＱとπ
πフをアービトレーション回路（優先処理回路）に入力
し、メモリの動作を決定させていた。すなわち上記アー
ビトレーション回路は、ライト要求信号ＷＲＱとリード
要求信号ＲＲＱで競合した場合、優先順位の高いリード
動作を優先させ、優先順位の低いライト側のシフトレジ
スタからデータレジスタへのデータの転送を禁止してメ
モリアレイ部の同時アクセスを回避していた（■日立製
作所、１９８９年１０月発行、デ・−タシート”ＮＥＷ
　　ＰＲＯＤＵＣＴ″ＨＭ５３０５１Ｐ　　第１頁〜第
１５頁）。

［発明が解決しようとする課題］ 従来の同期型フレームメモリにあっては、外部からのリ
ードサイクル要求とライトサイクル要求はクロックに同
期して入ってくるため、同時にリードとライトの要求が
あった場合のみリードを優先させるようにアービトレー
ション回路を構成しておけばよかった。

しかるに、同期型フレームメモリにおいては、外部でク
ロックに同期したリードサイクル要求信号やライトサイ
クル要求信号を発生しなくてはならないため、メモリが
使いにくく、外付は回路の設計等ユーザの負担が多くな
るという欠点があった。

そこで、本発明者らは、フレームメモリを非同期方式と
することについて検討した。

その結果、非同期方式のフレームメモリでは、ライト要
求信号とリード要求信号の発生タイミングが千差万別で
あるため、単に一方の信号を遅延させるたけでは、リー
ド要求信号とライト要求信号が同時にラッチされてメモ
リの誤動作が発生するおそれがあることが分かった。

本発明の目的は、ライト要求信号とリード要求信号が外
部から同時に入ってもなんら誤動作することなくリード
サイクルを優先して実行可能な非同期式フレームメモリ
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、優先処理回路の前段に同期化回路を設け、ラ
イト要求信号とリード要求信号を各々システムクロック
に同期させた後に優先処理回路に入力させるようにする
ものである。

［作用］ 上記した手段によれば、ライト要求信号とリード要求信
号が外部からどのようなタイミングで入ってきても内部
でシステムクロックに同期されてから優先処理回路に入
力されるため、優先順位の低いライト要求に対応した動
作は一旦禁止させておいて、リードサイクルの後で実行
させることができ、これによって何らメモリの誤動作を
生じることなくリードサイクルを優先して実行させるこ
とができる。しかも、メモリの外部にクロックと同期し
た信号を形成するための外付は回路を設ける必要がない
のでメモリの使い易さが向上する。

［実施例］ 第１図には本発明をフレームメモリに適用した場合の一
実施例の概略構成が示されている。

特に制限されないが、この実施例ではメモリアレイＭ−
ＡＲＹはダイナミック型ＲＡＭによって構成されている
。メモリアレイＭ　−Ａ　Ｐ、　Ｙとライトデータレジ
スタＷＤＲ間には転送ゲートＧｗが、またメモリアレイ
Ｍ−ＡＲＹとリードデータレジスタＲＤＲ間には転送ゲ
ートＧｒが設けられている。なお、図面には転送ゲート
Ｇｗ、Ｇｒが各々４個しか示されていないが、実際には
３２ビツトの単位でデータの書込みと読吊しが行われる
ように構成されている。

また、この実施例では、リード用アドレスカウンタＲＡ
Ｃ、ライト用アドレスカウンタＷＡＣおよびリフレッシ
ュアドレスカウンタＲＦＣが設けられており、これらの
アドレスカウンタのいずれかのアドレスが、セレクタＳ
ＥＣを介してメモリアレイのデコーダＤＥＣに供給され
るように構成されている。

さらに、この実施例のフレームメモリには、リングオシ
レータのような内部クロック発生回路ＣＫＧとこのクロ
ック発生回路ＣＫＧで発生されたシステムクロックＣＬ
Ｋを分周したり、互いに位相のずれた複数のタイミング
クロックを発生するタイミング発生回路ＴＭＧと、リフ
レッシュ周期を計数してリフレッシュ要求信号ＲＦＱを
発生するリフレッシュカウンタＲＦＣＴが設けられてい
る。

また、外部から非同期で入ってくるリード要求信号ＲＲ
Ｑとライト要求信号ＷＲＱおよび指示リフレッシュカウ
ンタＲＦＣＴからのリフレッシュ要求信号ＲＦＱに基づ
いていずれの要求に対する動作を優先するか判定し、対
応する制御信号を形成する優先処理回路ＡＢＴを有する
コントロール回路ＣＮＴが設けられている。

第２図には、上記実施例のフレームメモリにおける優先
処理回路ＡＢＴの一例が示されている。

この実施例の優先処理回路は、特に制限されないが外部
から供給されるリード要求信号ＲＲＱとライト要求信号
ＷＲＱおよび内部のリフレッシュカウンタＲＣＮＴから
供給されるリフレッシュ要求信号ＲＦＱのいずれの要求
に対応する動作を優先実行するか判定するもので、上記
各要求信号に対応して初段にＲＳフリップフロップから
なる信号取込み用ラッチ回路ＬＴＩ　１．ＬＴ２１．Ｌ
Ｔ３１がそれぞれ設けられている。

上記ラッチ回路ＬＴＩＩ、ＬＴ２１．ＬＴ３１の次段に
は、Ｄ型フリップフロップからなるシステムクロックへ
の同期用ラッチ回路ＬＴ１２．ＬＴ２２．ＬＴ３２が設
けられている。これらのラッチ回路ＬＴ１２〜ＬＴ３２
はシステムクロックＣＬＫの８倍の周期を有するデユー
ティ１／４のタイミングクロックφ１によって、前段の
ラッチ回路ＬＴ１１〜ＬＴ１３の出力Ｒａ、Ｗａ、Ｆａ
を取り込むことによって各要求信号をシステムクロック
と同期させるようになっている。

そして、この実施例では上記同期用ラッチ回路ＬＴ１２
〜ＬＴ３２の後段に、モード制御信号保持用のラッチ回
路ＬＴ］３．ＬＴ２３．ＬＴ３３が設けられている。こ
のうち、ラッチ回路ＬＴ２２とＬＴ２３との間およびラ
ッチ回路ＬＴ３２とＬＴ３３との間にはそれぞれ転送禁
止用の論理ゲートＧ１とＧ２が設けられ、ラッチ回路Ｌ
Ｔ１２の出力Ｒｂがハイレベルのときはラッチ回路ＬＴ
２２の出力ｗｂがラッチ回路ＬＴ２３に取り込まれるの
を禁止する。また、ラッチ回路ＬＴ１２の出力Ｒｂもし
くはラッチ回路ＬＴ２３の出力ｗｂのいずれか一方がハ
イレベルのときは、ラッチ回路ＬＴ３２の出力Ｆｄがラ
ッチ回路ＬＴ３３に取り込まれるのを論理ゲートＧ２で
禁止するようになっている。

しかも、上記各ラッチ回路ＬＴ１３〜ＬＴ３３は、前記
タイミングクロックφ１よりも１システムクロックサイ
クル分遅延されたタイミングクロックφ、に同期して前
段のラッチ回路の出力をラッチするように構成されてい
る。これによって、リード要求信号とライト要求信号が
タイミングクロックφ１によって同時にラッチ回路ＬＴ
１２とＬＴ２２にラッチされても、次の１サイクル期間
中ライト要求信号が伝達されるのをゲートＧ１で禁止し
てから、メモリアレイＭ−ＡＲＹとリードデータレジス
タＲＤＲとの間の転送ゲートＧｒを開くため、転送ゲー
トＧｒとＧｗが同時に開いてメモリアレイが誤動作する
のを防止できる。

また、特に制限されないが、この実施例では、リード要
求信号またはライト要求信号とリフレッシュ要求信号と
がタイミングクロックφ１に同期してラッチ回路ＬＴ１
２〜ＬＴ３２に取り込まれた場合には、次の１サイクル
期間中のリフレッシュ要求信号が伝達されるのをゲート
Ｇ２で禁止してからメモリアレイに対するリード制御信
号ＲＤまたはライト制御信号ＷＲを出力するようになっ
ている。ゲートＧｌ、Ｇ２は特に制限されないがＡＮＤ
ゲートで構成されている。

さらに、この実施例では、ラッチ回路ＬＴ１３゜２３．
３３で発生されたメモリアレイに対する制御信号ＲＤ、
ＷＲおよびＲＦを各々ＮＡＮＤゲートＧｌ　１．Ｇｌ　
２．Ｇｌ　３を介して初段の取込み用ラッチ回路ＬＴＩ
　１．ＬＴ２１．ＬＴ３１のリセット端子にフィードバ
ックさせて、タイミングクロックφ１よりも２サイクル
分遅延されたつまりφ１とアクティブ期間の重ならない
タイミングクロックφ５に同期してラッチ回路ＬＴＩＩ
〜ＬＴ３１をリセットさせるようになっている。これに
よって、ラッチ回路ＬＴＩＩ−ＬＴ３１による後続の同
一要求信号の受付けが可能とされる。ただし、リセット
解除後直ちに次の要求信号がラッチ回路ＬＴＩＩ〜ＬＴ
３１にラッチされても次段のラッチ回路ＬＴ２２〜ＬＴ
３２にラッチされるのは他の優先度の低い保留中の要求
信号に対する動作が終了した後の最初のタイミングクロ
ッグφの立下り時点となる。

第３図には上記優先処理回路に外部からリード要求信号
ＲＲＱとライト要求信号ＷＲＱが同時に入ってきた場合
の各信号のタイミングが示されている。

第３図（ｅ）、（ｆ）のようにタイミングｔ１で同時に
リード要求信号ＲＲＱとライト要求信号ＷＲＱが立ち下
がった場合、この実施例の優先処理回路では、初段ラッ
チ回路ＬＴＩＩとＬＴ２１の出力ＲａとＷａが同時にハ
イレベルに変化し、タイミングクロックφ１の立下りに
同期してラッチ回路ＬＴ１２とＬＴ２２に取り込まれて
出力Ｒｂとｗｂが同時に変化する（タイミングシ、）。

しかして、出力ＲｂによってゲートＧ１が閉じられるた
めラッチ回路ＬＴ２２の出力ｗｂは後段のラッチ回路Ｌ
Ｔ２３に伝達されない。そのため、第３図（ｉ）のごと
くタイミングクロックφ、の立上り時点し、でラッチ回
路ＬＴ１３の出力ＲＤのみハイレベルに変化する。

これによって第１図のメモリアレイＭ−ＡＲＹとリード
データレジスタＲＤＲとの間のゲートＧｒが開かれてリ
ードデータがレジスタＲＤＲに伝達され、さらにシフト
レジスタＲ３Ｒでシリアルデータに変換されて外部へ出
力される。このリード動作はシステムクロックＣＬＫの
８サイクル中に行われ、この間、ラッチ回路ＬＴ１３の
出力ＲＤはハイレベルにされている。

そして、その間にタイミングクロックφ、の立下り時点
ｔ４でラッチ回路ＬＴＩＩがリセットされ、ラッチ回路
ＬＴ１２の出力Ｒｂがロウレベルされる（これによって
ゲートＧ１が開かれる）ため、タイミングクロックφ、
の立下り時点し、でラッチ回路ＬＴ１３の出力ＲＤがロ
ウレベルに変化され、リードデータの転送が終了される
。これと同時に開かれたゲーｈＧ１を通してラッチ回路
ＬＴ２３に前段のラッチ回路ＬＴ２２の出力Ｗｂが取り
込まれ、出力ＷＲがハイレベルに変化される。

これによって、メモリアレイＭ　−Ａ　ＲＹとライトデ
ータレジスタＷＤＲ間のゲートＧｗが開かれ、ライトデ
ータがメモリアレイＮ、１−　Ａ　ＲＹに転送され書き
込まれる。

同様にして、リード要求またはライト要求に対する動作
中にリフレッシュ要求信号ＲＦＰが入った場合にも、そ
の信号は、ラッチ回路ＬＴ３１゜ＬＴ３２にラッチされ
て保持され、優先処理（リードまたはライト）が終了し
た後に実行される。

これらの各要求に対する動作には各々システムクロック
ＣＬＫの８サイクルを必要とするが、前述したように１
回のリードとライトは３２ビット単位で行われるので、
リード要求およびライト要求は３２サイクル中に１回し
か発生しない。従って、最優先のリード動作終了後に仮
りにライト動作とリフレッシュ動作を行ったとしても、
次のリード要求が待たされるおそれはなく、何ら不都合
は生じない。

上記実施例では、リフレッシュ周期を計数し、内部でリ
フレッシュ要求信号を発生するリフレッシュカウンタＲ
ＣＮＴを内蔵するように構成されたフレームメモリに適
用した場合について説明したが、フレームメモリの外部
からリフレッシュ要求信号を入力させるようにしてもよ
い。

またメモリアレイがスタティックＲＡＭで構成されてい
るフレームメモリではリード要求とライト要求との間の
み優先判定を行えばよい。

以上説明したように上記実施例は、優先処理回路の前段
に同期化回路を設け、ライト要求信号とリード要求信号
を各々システムクロックに同期させた後に優先処理回路
に入力させるようにしたので、ライト要求信号とリード
要求信号が外部からどのようなタイミングで入ってきて
も内部でシステムクロックに同期されてから優先処理回
路に入力されるため、優先順位の低いライト要求に対応
した動作は一旦禁止されて、リードサイクルの後で実行
されるようになり、これによって何ら誤動作を生じるこ
となくリードサイクルを優先させることができる。しか
も、メモリの外部にクロックと同期した信号を形成する
ための外付は回路を設ける必要がないので使い易さが向
上するという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例のフレ
ームメモリでは内部にクロック発生回路を有しているが
、外部から供給されるクロック信号にリード要求信号や
ライト要求信号を同期させるように構成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像データを記憶す
るフレームメモリに適用したものについて説明したが、
この発明はそれに限定されるものでなく２以上の入出力
ポートを有するメモリ一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、外部からライト要求信号とリード要求信号が
同時に入ってもなんら誤動作することなくリードサイク
ルを優先して実行可能な非同期式フレームメモリを実現
することができる。

【図面の簡単な説明】

第１図は本発明をフレームメモリに適用した場合の一実
施例を示すブロック図、 第２図は優先処理回路の一例を示す構成図、第３図はリ
ード要求信号とライト要求信号とが競合した場合の優先
処理回路の動作手順を示すタイミングチャート、 第４図は従来のフレームメモリの一例を示すブロック図
である。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＣＮ′Ｔ・・・・コ
ントロール回路、ＬＴＩＩ〜ＬＴ３１・・・・信号取込
み用ラッチ回路、ＬＴ１２〜ＬＴ３２・・・・同期化回
路（同期用ラッチ回路）、Ｇｌ、Ｇ２・・禁止用ゲート
。

Claims (1)

1. 【特許請求の範囲】 １、２以上の入出力ポートと、外部からの要求信号に基
   づいていずれのポートからの入出力を優先させるか判定
   して対応する制御信号を形成する優先処理回路を有する
   半導体記憶装置において、上記優先処理回路に入力され
   る要求信号をクロック信号に同期させる同期化回路を備
   えてなることを特徴とする半導体記憶装置。 ２、メモリアレイ部がダイナミック型メモリで構成され
   、上記優先処理回路は、上記要求信号と上記メモリアレ
   イ部に対するリフレッシュ要求信号とに基づいていずれ
   の動作を優先させるか判定する機能を有することを特徴
   とする請求項１記載の半導体記憶装置。 ３、上記入出力ポートのうち一つは書込み用ポートであ
   り、他の一つは読出しポートであることを特徴とする請
   求項１または２記載の半導体記憶装置。