JPH0448489A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To preferentially execute a read cycle without malfunction when a write request signal and a read request signal are simultaneously entered from the outside by providing a synchronization circuit synchronizing a request signal inputted to a priority processing circuit with a clock signal. CONSTITUTION:Respective latch circuits LT 13-LT 33 latch the output of the latch circuit of the prestage synchronized with a timing clock PHI2 delayed by 1 system clock cycle from a timing clock PHI1. Therefore, even when the read request signal and the write request signal are simultaneously latched to the latch circuit LT 12/LT 22 by the timing clock PHI1, a transmission gate Gr between a memory array M-ARY and a read data registor RDR is opened after inhibiting the transmission of the write request signal by a gate G1 during 1 cycle. Thus, the malfunction of the memory array can be prevented while the transmission gates Gr and Gw are simultaneously opened.

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体記憶技術さらには非同期型デュアルポ
ートメモリにおける読出しと書込みの調整方式に適用し
て特に有効な技術に関し、例えば、メモリアレイ部がダ
イナミック型記憶累子で構成されたフレームメモリ　（
画像データ記憶用メモ１月に利用して有効な技術に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a technology that is particularly effective when applied to a semiconductor memory technology and a read and write adjustment method in an asynchronous dual-port memory. is a frame memory composed of dynamic storage elements (
Concerning techniques that are effective for use in memo for storing image data in January.

［従来の技術］ 従来、画像データを記憶するフレームメモリとして書込
みデータの入力ポートと読出しデータの出力ポートとを
備えたデュアルポートメモリが提供されている。[Prior Art] Conventionally, a dual port memory having a write data input port and a read data output port has been provided as a frame memory for storing image data.

一般にこの種のフレームメモリでは、第４図に示すよう
にライト用シフトレジスタＷＳＲとリード用シフトレジ
スタＲ３Ｒとを有しており、書込み動作は、シリアルデ
ータをライト用シフトレジスタＷＳＲに入力した後、パ
ラレル変換して一旦うイトデータレジスタＷＤＲに転送
してからメモリアレイＭ−ＡＲＹへ書き込む。一方、読
出し動作は、メモリアレイＭ−ＡＲＹからリードデータ
レジスタＲＤＲに３２ビツトのような単位で読み出した
後、リードデータレジスタＲＤＲからリード用シフトレ
ジスタＲ３Ｒヘパラレルにデータを転送してから、リー
ド用シフトレジスタＲ３Ｒでシリアル変換して出力する
ようにしている。Generally, this type of frame memory has a write shift register WSR and a read shift register R3R as shown in FIG. 4, and a write operation is performed by inputting serial data to the write shift register WSR and The data is parallel-converted and once transferred to the write data register WDR, and then written to the memory array M-ARY. On the other hand, in the read operation, data is read from the memory array M-ARY to the read data register RDR in units of 32 bits, the data is transferred in parallel from the read data register RDR to the read shift register R3R, and then the data is transferred to the read shift register R3R. It is serially converted using register R3R and output.

上記従来のフレームメモリにおいては、上記書込み動作
と読出し動作がシステムＣＬＫと同期して行うようにさ
れているもののリードとライトが完全独立で行われるの
で、メモリアレイ部に対するリード動作とライト動作が
競合しないようにするため、コントロール回路ＣＮＴ内
で、ライト用シフトレジスタからライトデータレジスタ
への転送時にライト要求信号（以下Ｖｌ／ＲＱと略す）
を発生させ、リード用データレジスタからリード用シフ
トレジスタにデータを転送する際には、リード要求信号
（以下ｍと略す）を発生させ、上記要求信号ＷＲＱとπ
πフをアービトレーション回路（優先処理回路）に入力
し、メモリの動作を決定させていた。すなわち上記アー
ビトレーション回路は、ライト要求信号ＷＲＱとリード
要求信号ＲＲＱで競合した場合、優先順位の高いリード
動作を優先させ、優先順位の低いライト側のシフトレジ
スタからデータレジスタへのデータの転送を禁止してメ
モリアレイ部の同時アクセスを回避していた（■日立製
作所、１９８９年１０月発行、デ・−タシート”ＮＥＷ
　　ＰＲＯＤＵＣＴ″ＨＭ５３０５１Ｐ　　第１頁〜第
１５頁）。In the conventional frame memory described above, although the write operation and read operation are performed in synchronization with the system CLK, the read and write operations are performed completely independently, so the read and write operations for the memory array section conflict with each other. In order to prevent this, the control circuit CNT uses a write request signal (hereinafter abbreviated as Vl/RQ) during transfer from the write shift register to the write data register.
When transferring data from the read data register to the read shift register, a read request signal (hereinafter abbreviated as m) is generated, and the above request signal WRQ and π
The π value was input to an arbitration circuit (priority processing circuit) to determine the memory operation. In other words, when there is a conflict between the write request signal WRQ and the read request signal RRQ, the arbitration circuit gives priority to the read operation with a higher priority and prohibits data transfer from the shift register on the write side with a lower priority to the data register. (Hitachi, October 1989, Data Sheet "NEW")
PRODUCT″HM53051P pages 1 to 15).

［発明が解決しようとする課題］ 従来の同期型フレームメモリにあっては、外部からのリ
ードサイクル要求とライトサイクル要求はクロックに同
期して入ってくるため、同時にリードとライトの要求が
あった場合のみリードを優先させるようにアービトレー
ション回路を構成しておけばよかった。[Problems to be solved by the invention] In conventional synchronous frame memories, read cycle requests and write cycle requests from the outside come in synchronized with the clock, so read and write requests occur at the same time. It would have been better to configure the arbitration circuit to give priority to read only in this case.

しかるに、同期型フレームメモリにおいては、外部でク
ロックに同期したリードサイクル要求信号やライトサイ
クル要求信号を発生しなくてはならないため、メモリが
使いにくく、外付は回路の設計等ユーザの負担が多くな
るという欠点があった。However, with synchronous frame memory, read cycle request signals and write cycle request signals must be generated externally in synchronization with a clock, which makes the memory difficult to use, and external installation requires a lot of burden on the user, such as circuit design. There was a drawback.

そこで、本発明者らは、フレームメモリを非同期方式と
することについて検討した。Therefore, the inventors of the present invention have considered using an asynchronous frame memory.

その結果、非同期方式のフレームメモリでは、ライト要
求信号とリード要求信号の発生タイミングが千差万別で
あるため、単に一方の信号を遅延させるたけでは、リー
ド要求信号とライト要求信号が同時にラッチされてメモ
リの誤動作が発生するおそれがあることが分かった。As a result, in an asynchronous frame memory, the write request signal and read request signal are generated at different timings, so simply delaying one signal will not cause the read request signal and the write request signal to be latched at the same time. It was found that there is a risk of memory malfunction.

本発明の目的は、ライト要求信号とリード要求信号が外
部から同時に入ってもなんら誤動作することなくリード
サイクルを優先して実行可能な非同期式フレームメモリ
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an asynchronous frame memory that can execute a read cycle with priority without causing any malfunction even if a write request signal and a read request signal are input simultaneously from the outside.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.

すなわち、優先処理回路の前段に同期化回路を設け、ラ
イト要求信号とリード要求信号を各々システムクロック
に同期させた後に優先処理回路に入力させるようにする
ものである。That is, a synchronization circuit is provided before the priority processing circuit, and the write request signal and read request signal are synchronized with the system clock and then input to the priority processing circuit.

［作用］ 上記した手段によれば、ライト要求信号とリード要求信
号が外部からどのようなタイミングで入ってきても内部
でシステムクロックに同期されてから優先処理回路に入
力されるため、優先順位の低いライト要求に対応した動
作は一旦禁止させておいて、リードサイクルの後で実行
させることができ、これによって何らメモリの誤動作を
生じることなくリードサイクルを優先して実行させるこ
とができる。しかも、メモリの外部にクロックと同期し
た信号を形成するための外付は回路を設ける必要がない
のでメモリの使い易さが向上する。[Operation] According to the above-mentioned means, no matter what timing the write request signal and read request signal come in from the outside, they are internally synchronized with the system clock and then input to the priority processing circuit, so the priority order is The operation corresponding to a low write request can be once inhibited and executed after the read cycle, thereby allowing the read cycle to be executed with priority without causing any malfunction of the memory. Moreover, since there is no need to provide an external circuit for forming a signal synchronized with a clock outside the memory, the usability of the memory is improved.

［実施例］ 第１図には本発明をフレームメモリに適用した場合の一
実施例の概略構成が示されている。[Embodiment] FIG. 1 shows a schematic configuration of an embodiment in which the present invention is applied to a frame memory.

特に制限されないが、この実施例ではメモリアレイＭ−
ＡＲＹはダイナミック型ＲＡＭによって構成されている
。メモリアレイＭ　−Ａ　Ｐ、　Ｙとライトデータレジ
スタＷＤＲ間には転送ゲートＧｗが、またメモリアレイ
Ｍ−ＡＲＹとリードデータレジスタＲＤＲ間には転送ゲ
ートＧｒが設けられている。なお、図面には転送ゲート
Ｇｗ、Ｇｒが各々４個しか示されていないが、実際には
３２ビツトの単位でデータの書込みと読吊しが行われる
ように構成されている。Although not particularly limited, in this embodiment, the memory array M-
ARY is constituted by a dynamic RAM. A transfer gate Gw is provided between the memory array M-AP, Y and the write data register WDR, and a transfer gate Gr is provided between the memory array M-ARY and the read data register RDR. Although only four transfer gates Gw and Gr are shown in the drawing, the structure is actually such that data is written and read in units of 32 bits.

また、この実施例では、リード用アドレスカウンタＲＡ
Ｃ、ライト用アドレスカウンタＷＡＣおよびリフレッシ
ュアドレスカウンタＲＦＣが設けられており、これらの
アドレスカウンタのいずれかのアドレスが、セレクタＳ
ＥＣを介してメモリアレイのデコーダＤＥＣに供給され
るように構成されている。In addition, in this embodiment, the read address counter RA
C, a write address counter WAC and a refresh address counter RFC are provided, and the address of any of these address counters is determined by the selector S.
The signal is configured to be supplied to the decoder DEC of the memory array via the EC.

さらに、この実施例のフレームメモリには、リングオシ
レータのような内部クロック発生回路ＣＫＧとこのクロ
ック発生回路ＣＫＧで発生されたシステムクロックＣＬ
Ｋを分周したり、互いに位相のずれた複数のタイミング
クロックを発生するタイミング発生回路ＴＭＧと、リフ
レッシュ周期を計数してリフレッシュ要求信号ＲＦＱを
発生するリフレッシュカウンタＲＦＣＴが設けられてい
る。Furthermore, the frame memory of this embodiment includes an internal clock generation circuit CKG such as a ring oscillator and a system clock CL generated by this clock generation circuit CKG.
A timing generation circuit TMG that frequency-divides K and generates a plurality of timing clocks whose phases are shifted from each other, and a refresh counter RFCT that counts refresh cycles and generates a refresh request signal RFQ are provided.

また、外部から非同期で入ってくるリード要求信号ＲＲ
Ｑとライト要求信号ＷＲＱおよび指示リフレッシュカウ
ンタＲＦＣＴからのリフレッシュ要求信号ＲＦＱに基づ
いていずれの要求に対する動作を優先するか判定し、対
応する制御信号を形成する優先処理回路ＡＢＴを有する
コントロール回路ＣＮＴが設けられている。In addition, read request signal RR that comes asynchronously from the outside
A control circuit CNT is provided which has a priority processing circuit ABT which determines which request should be prioritized based on the write request signal WRQ and the refresh request signal RFQ from the instruction refresh counter RFCT and forms a corresponding control signal. It is being

第２図には、上記実施例のフレームメモリにおける優先
処理回路ＡＢＴの一例が示されている。FIG. 2 shows an example of the priority processing circuit ABT in the frame memory of the above embodiment.

この実施例の優先処理回路は、特に制限されないが外部
から供給されるリード要求信号ＲＲＱとライト要求信号
ＷＲＱおよび内部のリフレッシュカウンタＲＣＮＴから
供給されるリフレッシュ要求信号ＲＦＱのいずれの要求
に対応する動作を優先実行するか判定するもので、上記
各要求信号に対応して初段にＲＳフリップフロップから
なる信号取込み用ラッチ回路ＬＴＩ　１．ＬＴ２１．Ｌ
Ｔ３１がそれぞれ設けられている。The priority processing circuit of this embodiment performs an operation corresponding to any of the read request signal RRQ and write request signal WRQ supplied from the outside, and the refresh request signal RFQ supplied from the internal refresh counter RCNT, although this is not particularly limited. A latch circuit LTI for signal acquisition consisting of an RS flip-flop at the first stage corresponds to each of the above-mentioned request signals.1. LT21. L
T31 is provided respectively.

上記ラッチ回路ＬＴＩＩ、ＬＴ２１．ＬＴ３１の次段に
は、Ｄ型フリップフロップからなるシステムクロックへ
の同期用ラッチ回路ＬＴ１２．ＬＴ２２．ＬＴ３２が設
けられている。これらのラッチ回路ＬＴ１２〜ＬＴ３２
はシステムクロックＣＬＫの８倍の周期を有するデユー
ティ１／４のタイミングクロックφ１によって、前段の
ラッチ回路ＬＴ１１〜ＬＴ１３の出力Ｒａ、Ｗａ、Ｆａ
を取り込むことによって各要求信号をシステムクロック
と同期させるようになっている。The latch circuits LTII, LT21. At the next stage of LT31, there is a latch circuit LT12 for synchronization with the system clock consisting of a D-type flip-flop. LT22. LT32 is provided. These latch circuits LT12 to LT32
are the outputs Ra, Wa, Fa of the latch circuits LT11 to LT13 in the preceding stage by the timing clock φ1 with a duty of 1/4 and having a cycle eight times that of the system clock CLK.
Each request signal is synchronized with the system clock by capturing the .

そして、この実施例では上記同期用ラッチ回路ＬＴ１２
〜ＬＴ３２の後段に、モード制御信号保持用のラッチ回
路ＬＴ］３．ＬＴ２３．ＬＴ３３が設けられている。こ
のうち、ラッチ回路ＬＴ２２とＬＴ２３との間およびラ
ッチ回路ＬＴ３２とＬＴ３３との間にはそれぞれ転送禁
止用の論理ゲートＧ１とＧ２が設けられ、ラッチ回路Ｌ
Ｔ１２の出力Ｒｂがハイレベルのときはラッチ回路ＬＴ
２２の出力ｗｂがラッチ回路ＬＴ２３に取り込まれるの
を禁止する。また、ラッチ回路ＬＴ１２の出力Ｒｂもし
くはラッチ回路ＬＴ２３の出力ｗｂのいずれか一方がハ
イレベルのときは、ラッチ回路ＬＴ３２の出力Ｆｄがラ
ッチ回路ＬＴ３３に取り込まれるのを論理ゲートＧ２で
禁止するようになっている。In this embodiment, the synchronization latch circuit LT12
~Latch circuit LT for holding mode control signal after LT32]3. LT23. LT33 is provided. Of these, logic gates G1 and G2 for inhibiting transfer are provided between latch circuits LT22 and LT23 and between latch circuits LT32 and LT33, respectively.
When the output Rb of T12 is high level, the latch circuit LT
The output wb of 22 is prohibited from being taken into the latch circuit LT23. Furthermore, when either the output Rb of the latch circuit LT12 or the output wb of the latch circuit LT23 is at a high level, the logic gate G2 prohibits the output Fd of the latch circuit LT32 from being taken into the latch circuit LT33. ing.

しかも、上記各ラッチ回路ＬＴ１３〜ＬＴ３３は、前記
タイミングクロックφ１よりも１システムクロックサイ
クル分遅延されたタイミングクロックφ、に同期して前
段のラッチ回路の出力をラッチするように構成されてい
る。これによって、リード要求信号とライト要求信号が
タイミングクロックφ１によって同時にラッチ回路ＬＴ
１２とＬＴ２２にラッチされても、次の１サイクル期間
中ライト要求信号が伝達されるのをゲートＧ１で禁止し
てから、メモリアレイＭ−ＡＲＹとリードデータレジス
タＲＤＲとの間の転送ゲートＧｒを開くため、転送ゲー
トＧｒとＧｗが同時に開いてメモリアレイが誤動作する
のを防止できる。Moreover, each of the latch circuits LT13 to LT33 is configured to latch the output of the preceding latch circuit in synchronization with the timing clock φ delayed by one system clock cycle from the timing clock φ1. As a result, the read request signal and the write request signal are simultaneously transmitted to the latch circuit LT by the timing clock φ1.
Even if the write request signal is latched by LT12 and LT22, the transfer gate Gr between the memory array M-ARY and the read data register RDR is disabled after prohibiting the transfer of the write request signal during the next one cycle using the gate G1. Since the transfer gates Gr and Gw are open, it is possible to prevent the memory array from malfunctioning due to simultaneous opening of the transfer gates Gr and Gw.

また、特に制限されないが、この実施例では、リード要
求信号またはライト要求信号とリフレッシュ要求信号と
がタイミングクロックφ１に同期してラッチ回路ＬＴ１
２〜ＬＴ３２に取り込まれた場合には、次の１サイクル
期間中のリフレッシュ要求信号が伝達されるのをゲート
Ｇ２で禁止してからメモリアレイに対するリード制御信
号ＲＤまたはライト制御信号ＷＲを出力するようになっ
ている。ゲートＧｌ、Ｇ２は特に制限されないがＡＮＤ
ゲートで構成されている。Although not particularly limited, in this embodiment, the read request signal or the write request signal and the refresh request signal are synchronized with the timing clock φ1 to the latch circuit LT1.
2 to LT32, the gate G2 prohibits transmission of the refresh request signal during the next one cycle period, and then outputs the read control signal RD or write control signal WR to the memory array. It has become. Although gates Gl and G2 are not particularly limited, AND
Consists of gates.

さらに、この実施例では、ラッチ回路ＬＴ１３゜２３．
３３で発生されたメモリアレイに対する制御信号ＲＤ、
ＷＲおよびＲＦを各々ＮＡＮＤゲートＧｌ　１．Ｇｌ　
２．Ｇｌ　３を介して初段の取込み用ラッチ回路ＬＴＩ
　１．ＬＴ２１．ＬＴ３１のリセット端子にフィードバ
ックさせて、タイミングクロックφ１よりも２サイクル
分遅延されたつまりφ１とアクティブ期間の重ならない
タイミングクロックφ５に同期してラッチ回路ＬＴＩＩ
〜ＬＴ３１をリセットさせるようになっている。これに
よって、ラッチ回路ＬＴＩＩ−ＬＴ３１による後続の同
一要求信号の受付けが可能とされる。ただし、リセット
解除後直ちに次の要求信号がラッチ回路ＬＴＩＩ〜ＬＴ
３１にラッチされても次段のラッチ回路ＬＴ２２〜ＬＴ
３２にラッチされるのは他の優先度の低い保留中の要求
信号に対する動作が終了した後の最初のタイミングクロ
ッグφの立下り時点となる。Furthermore, in this embodiment, the latch circuit LT13°23.
a control signal RD for the memory array generated at 33;
WR and RF are each connected to a NAND gate Gl 1. Gl
2. Latch circuit LTI for initial stage capture via Gl 3
1. LT21. The latch circuit LTII is fed back to the reset terminal of LT31 in synchronization with the timing clock φ5, which is delayed by two cycles from the timing clock φ1, that is, the active period does not overlap with φ1.
~LT31 is reset. This allows the latch circuits LTII-LT31 to accept subsequent identical request signals. However, immediately after the reset is released, the next request signal is sent to the latch circuits LTII to LT.
31, the next stage latch circuit LT22~LT
32 is latched at the first falling edge of the timing clock φ after the operation for other pending request signals of lower priority is completed.

第３図には上記優先処理回路に外部からリード要求信号
ＲＲＱとライト要求信号ＷＲＱが同時に入ってきた場合
の各信号のタイミングが示されている。FIG. 3 shows the timing of each signal when a read request signal RRQ and a write request signal WRQ are simultaneously input to the priority processing circuit from the outside.

第３図（ｅ）、（ｆ）のようにタイミングｔ１で同時に
リード要求信号ＲＲＱとライト要求信号ＷＲＱが立ち下
がった場合、この実施例の優先処理回路では、初段ラッ
チ回路ＬＴＩＩとＬＴ２１の出力ＲａとＷａが同時にハ
イレベルに変化し、タイミングクロックφ１の立下りに
同期してラッチ回路ＬＴ１２とＬＴ２２に取り込まれて
出力Ｒｂとｗｂが同時に変化する（タイミングシ、）。When the read request signal RRQ and the write request signal WRQ fall simultaneously at timing t1 as shown in FIGS. 3(e) and 3(f), in the priority processing circuit of this embodiment, the outputs Ra and Wa change to high level at the same time, and are taken into the latch circuits LT12 and LT22 in synchronization with the fall of the timing clock φ1, so that the outputs Rb and wb change simultaneously (timing shift).

しかして、出力ＲｂによってゲートＧ１が閉じられるた
めラッチ回路ＬＴ２２の出力ｗｂは後段のラッチ回路Ｌ
Ｔ２３に伝達されない。そのため、第３図（ｉ）のごと
くタイミングクロックφ、の立上り時点し、でラッチ回
路ＬＴ１３の出力ＲＤのみハイレベルに変化する。Since the gate G1 is closed by the output Rb, the output wb of the latch circuit LT22 is transmitted to the latch circuit L in the subsequent stage.
Not transmitted to T23. Therefore, as shown in FIG. 3(i), at the rising edge of the timing clock φ, only the output RD of the latch circuit LT13 changes to high level.

これによって第１図のメモリアレイＭ−ＡＲＹとリード
データレジスタＲＤＲとの間のゲートＧｒが開かれてリ
ードデータがレジスタＲＤＲに伝達され、さらにシフト
レジスタＲ３Ｒでシリアルデータに変換されて外部へ出
力される。このリード動作はシステムクロックＣＬＫの
８サイクル中に行われ、この間、ラッチ回路ＬＴ１３の
出力ＲＤはハイレベルにされている。As a result, the gate Gr between the memory array M-ARY and the read data register RDR shown in FIG. Ru. This read operation is performed during eight cycles of the system clock CLK, and during this period, the output RD of the latch circuit LT13 is kept at a high level.

そして、その間にタイミングクロックφ、の立下り時点
ｔ４でラッチ回路ＬＴＩＩがリセットされ、ラッチ回路
ＬＴ１２の出力Ｒｂがロウレベルされる（これによって
ゲートＧ１が開かれる）ため、タイミングクロックφ、
の立下り時点し、でラッチ回路ＬＴ１３の出力ＲＤがロ
ウレベルに変化され、リードデータの転送が終了される
。これと同時に開かれたゲーｈＧ１を通してラッチ回路
ＬＴ２３に前段のラッチ回路ＬＴ２２の出力Ｗｂが取り
込まれ、出力ＷＲがハイレベルに変化される。During that time, the latch circuit LTII is reset at the falling point t4 of the timing clock φ, and the output Rb of the latch circuit LT12 is set to a low level (thereby opening the gate G1), so that the timing clock φ,
At the falling point of , the output RD of the latch circuit LT13 is changed to low level, and the transfer of read data is completed. At the same time, the output Wb of the preceding latch circuit LT22 is taken into the latch circuit LT23 through the gate hG1, which is opened, and the output WR is changed to a high level.

これによって、メモリアレイＭ　−Ａ　ＲＹとライトデ
ータレジスタＷＤＲ間のゲートＧｗが開かれ、ライトデ
ータがメモリアレイＮ、１−　Ａ　ＲＹに転送され書き
込まれる。As a result, the gate Gw between the memory array M-ARY and the write data register WDR is opened, and the write data is transferred and written to the memory arrays N and 1-ARY.

同様にして、リード要求またはライト要求に対する動作
中にリフレッシュ要求信号ＲＦＰが入った場合にも、そ
の信号は、ラッチ回路ＬＴ３１゜ＬＴ３２にラッチされ
て保持され、優先処理（リードまたはライト）が終了し
た後に実行される。Similarly, when the refresh request signal RFP is input during an operation for a read request or a write request, the signal is latched and held in the latch circuit LT31°LT32, and the priority processing (read or write) is completed. executed later.

これらの各要求に対する動作には各々システムクロック
ＣＬＫの８サイクルを必要とするが、前述したように１
回のリードとライトは３２ビット単位で行われるので、
リード要求およびライト要求は３２サイクル中に１回し
か発生しない。従って、最優先のリード動作終了後に仮
りにライト動作とリフレッシュ動作を行ったとしても、
次のリード要求が待たされるおそれはなく、何ら不都合
は生じない。The operation for each of these requests requires 8 cycles of the system clock CLK, but as mentioned above, 8 cycles of the system clock CLK are required.
Read and write times are performed in 32-bit units, so
A read request and a write request occur only once in 32 cycles. Therefore, even if a write operation and a refresh operation are performed after the highest priority read operation is completed,
There is no fear that the next read request will be made to wait, and no inconvenience will occur.

上記実施例では、リフレッシュ周期を計数し、内部でリ
フレッシュ要求信号を発生するリフレッシュカウンタＲ
ＣＮＴを内蔵するように構成されたフレームメモリに適
用した場合について説明したが、フレームメモリの外部
からリフレッシュ要求信号を入力させるようにしてもよ
い。In the above embodiment, the refresh counter R counts refresh cycles and internally generates a refresh request signal.
Although a case has been described in which the present invention is applied to a frame memory configured to incorporate CNTs, a refresh request signal may be input from outside the frame memory.

またメモリアレイがスタティックＲＡＭで構成されてい
るフレームメモリではリード要求とライト要求との間の
み優先判定を行えばよい。Further, in a frame memory whose memory array is constituted by a static RAM, priority determination only needs to be made between read requests and write requests.

以上説明したように上記実施例は、優先処理回路の前段
に同期化回路を設け、ライト要求信号とリード要求信号
を各々システムクロックに同期させた後に優先処理回路
に入力させるようにしたので、ライト要求信号とリード
要求信号が外部からどのようなタイミングで入ってきて
も内部でシステムクロックに同期されてから優先処理回
路に入力されるため、優先順位の低いライト要求に対応
した動作は一旦禁止されて、リードサイクルの後で実行
されるようになり、これによって何ら誤動作を生じるこ
となくリードサイクルを優先させることができる。しか
も、メモリの外部にクロックと同期した信号を形成する
ための外付は回路を設ける必要がないので使い易さが向
上するという効果がある。As explained above, in the above embodiment, a synchronization circuit is provided before the priority processing circuit, and the write request signal and read request signal are synchronized with the system clock and then input to the priority processing circuit. No matter what timing the request signal and read request signal come in from the outside, they are internally synchronized with the system clock and then input to the priority processing circuit, so operations corresponding to low priority write requests are temporarily prohibited. Therefore, the read cycle is executed after the read cycle, so that the read cycle can be given priority without causing any malfunction. Moreover, since there is no need to provide an external circuit outside the memory for forming a signal synchronized with a clock, ease of use is improved.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例のフレ
ームメモリでは内部にクロック発生回路を有しているが
、外部から供給されるクロック信号にリード要求信号や
ライト要求信号を同期させるように構成してもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, although the frame memory of the above embodiment has an internal clock generation circuit, it may be configured to synchronize the read request signal and write request signal with a clock signal supplied from the outside.

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像データを記憶す
るフレームメモリに適用したものについて説明したが、
この発明はそれに限定されるものでなく２以上の入出力
ポートを有するメモリ一般に利用することができる。In the above explanation, the invention made by the present inventor was mainly applied to a frame memory for storing image data, which is the field of application that formed the background of the invention.
The present invention is not limited thereto, and can be used in general memory having two or more input/output ports.

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.

すなわち、外部からライト要求信号とリード要求信号が
同時に入ってもなんら誤動作することなくリードサイク
ルを優先して実行可能な非同期式フレームメモリを実現
することができる。That is, it is possible to realize an asynchronous frame memory that can execute a read cycle with priority without causing any malfunction even if a write request signal and a read request signal are input from the outside at the same time.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明をフレームメモリに適用した場合の一実
施例を示すブロック図、 第２図は優先処理回路の一例を示す構成図、第３図はリ
ード要求信号とライト要求信号とが競合した場合の優先
処理回路の動作手順を示すタイミングチャート、 第４図は従来のフレームメモリの一例を示すブロック図
である。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＣＮ′Ｔ・・・・コ
ントロール回路、ＬＴＩＩ〜ＬＴ３１・・・・信号取込
み用ラッチ回路、ＬＴ１２〜ＬＴ３２・・・・同期化回
路（同期用ラッチ回路）、Ｇｌ、Ｇ２・・禁止用ゲート
。Fig. 1 is a block diagram showing an example of applying the present invention to a frame memory, Fig. 2 is a configuration diagram showing an example of a priority processing circuit, and Fig. 3 shows conflict between read request signal and write request signal. FIG. 4 is a block diagram showing an example of a conventional frame memory. M-ARY...Memory array, CN'T...Control circuit, LTII to LT31...Latch circuit for signal acquisition, LT12 to LT32...Synchronization circuit (latch circuit for synchronization), Gl, G2...Prohibition gate.

Claims (1)

【特許請求の範囲】 １、２以上の入出力ポートと、外部からの要求信号に基
づいていずれのポートからの入出力を優先させるか判定
して対応する制御信号を形成する優先処理回路を有する
半導体記憶装置において、上記優先処理回路に入力され
る要求信号をクロック信号に同期させる同期化回路を備
えてなることを特徴とする半導体記憶装置。 ２、メモリアレイ部がダイナミック型メモリで構成され
、上記優先処理回路は、上記要求信号と上記メモリアレ
イ部に対するリフレッシュ要求信号とに基づいていずれ
の動作を優先させるか判定する機能を有することを特徴
とする請求項１記載の半導体記憶装置。 ３、上記入出力ポートのうち一つは書込み用ポートであ
り、他の一つは読出しポートであることを特徴とする請
求項１または２記載の半導体記憶装置。[Scope of Claims] It has one, two or more input/output ports, and a priority processing circuit that determines which port is to be prioritized for input/output based on an external request signal and forms a corresponding control signal. A semiconductor memory device comprising: a synchronization circuit that synchronizes a request signal input to the priority processing circuit with a clock signal. 2. The memory array section is configured with a dynamic memory, and the priority processing circuit has a function of determining which operation should be prioritized based on the request signal and a refresh request signal for the memory array section. 2. The semiconductor memory device according to claim 1. 3. The semiconductor memory device according to claim 1 or 2, wherein one of the input/output ports is a write port and the other is a read port.