JPH044774B2 - - Google Patents
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- JPH044774B2 JPH044774B2 JP2362486A JP2362486A JPH044774B2 JP H044774 B2 JPH044774 B2 JP H044774B2 JP 2362486 A JP2362486 A JP 2362486A JP 2362486 A JP2362486 A JP 2362486A JP H044774 B2 JPH044774 B2 JP H044774B2
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- 238000012935 Averaging Methods 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
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- 230000000295 complement effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
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- 238000001228 spectrum Methods 0.000 description 1
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Description
【発明の詳細な説明】
イ 産業上の利用分野
本発明は、高精度の高ビツトＤ／Ａ（デジタ
ル／アナログ）変換器に関するもので、各種の
Ｄ／Ａ変換器を具備する機器、例えば、音声合成
装置やCD（コンパクトデイスク）プレーヤ等に利
用されるものである。
ル／アナログ）変換器に関するもので、各種の
Ｄ／Ａ変換器を具備する機器、例えば、音声合成
装置やCD（コンパクトデイスク）プレーヤ等に利
用されるものである。
ロ 従来の技術
従来より種々の方式のＤ／Ａ変換器が実用化さ
れている。特開昭57−23321号公報では、振幅変
調（AM）型とパルス幅変調（PWM）型の夫々
の長所を組み合わせ、高精度の抵抗が不要で変換
速度の速いＤ／Ａ変換器が開示されている。しか
し、PWM型のＤ／Ａ変換器のもつ高調波歪が大
きいという欠点があつた。これを解決すべくなさ
れたのが特願昭60−14032号である。これは、従
来のPWM型のＤ／Ａ変換器のような、デジタル
データの内容に応じて１変換周期内のパルス幅を
変えるのに対して、１変換周期期間内において２
電位が入力デジタルデータに応じて広く分散する
ようにアナログ信号を出力させているので、この
Ｄ／Ａ変換器の出力であるアナログ信号の高調波
スペクトルが高域で大きく低域で小さくなり、帯
域制限により高調波歪の低域を図るものである。
れている。特開昭57−23321号公報では、振幅変
調（AM）型とパルス幅変調（PWM）型の夫々
の長所を組み合わせ、高精度の抵抗が不要で変換
速度の速いＤ／Ａ変換器が開示されている。しか
し、PWM型のＤ／Ａ変換器のもつ高調波歪が大
きいという欠点があつた。これを解決すべくなさ
れたのが特願昭60−14032号である。これは、従
来のPWM型のＤ／Ａ変換器のような、デジタル
データの内容に応じて１変換周期内のパルス幅を
変えるのに対して、１変換周期期間内において２
電位が入力デジタルデータに応じて広く分散する
ようにアナログ信号を出力させているので、この
Ｄ／Ａ変換器の出力であるアナログ信号の高調波
スペクトルが高域で大きく低域で小さくなり、帯
域制限により高調波歪の低域を図るものである。
最近のデジタル・オーデイオ分野等のＤ／Ａ変
換器を必要とする機器においては、低価格化、低
消費電力化、そして小型化が要求されており、
Ｄ／Ａ変換器においても同様の要求がされてい
る。
換器を必要とする機器においては、低価格化、低
消費電力化、そして小型化が要求されており、
Ｄ／Ａ変換器においても同様の要求がされてい
る。
前述の特願昭60−14032号のAM型とPWM型を
組み合わせたＤ／Ａ変換器において、小型化及び
低価格化を図るには、チツプサイズを小さくすれ
ばよく、それには、チツプサイズの大部分を占め
るAM型のＤ／Ａ変換部における分圧回路を縮小
することが有効である。すなわち、AM型のＤ／
Ａ変換部で処理するビツト数を減少させればよ
い。しかし、AM型のＤ／Ａ変換部で処理するビ
ツト数を減少させると、PWM型のＤ／Ａ変換部
で処理するビツト数が多くなるため、PWM型の
Ｄ／Ａ変換部におけるクロツクパルスを計数する
計数回路の進数が大きくなり、その分変換速度が
遅くなる。これを避けるためには、クロツクパル
スの周波数を高くすればよいが、消費電力が増
し、バツテリ駆動には好ましくない。また、クロ
ツクパルスの周波数が高いと、スイツチングノイ
ズの増加や、実装時での不要輻射が発生し、Ｄ／
Ａ変換器としての性能が劣化することになる。
組み合わせたＤ／Ａ変換器において、小型化及び
低価格化を図るには、チツプサイズを小さくすれ
ばよく、それには、チツプサイズの大部分を占め
るAM型のＤ／Ａ変換部における分圧回路を縮小
することが有効である。すなわち、AM型のＤ／
Ａ変換部で処理するビツト数を減少させればよ
い。しかし、AM型のＤ／Ａ変換部で処理するビ
ツト数を減少させると、PWM型のＤ／Ａ変換部
で処理するビツト数が多くなるため、PWM型の
Ｄ／Ａ変換部におけるクロツクパルスを計数する
計数回路の進数が大きくなり、その分変換速度が
遅くなる。これを避けるためには、クロツクパル
スの周波数を高くすればよいが、消費電力が増
し、バツテリ駆動には好ましくない。また、クロ
ツクパルスの周波数が高いと、スイツチングノイ
ズの増加や、実装時での不要輻射が発生し、Ｄ／
Ａ変換器としての性能が劣化することになる。
ハ 発明が解決しようとする問題点
上述のように、AM型とPWM型を組み合わせ
たＤ／Ａ変換器におけるチツプサイズの縮小化に
は種々の難点があり、小型で低価格のＤ／Ａ変換
器の実現を困難にしていた。
たＤ／Ａ変換器におけるチツプサイズの縮小化に
は種々の難点があり、小型で低価格のＤ／Ａ変換
器の実現を困難にしていた。
本発明は、Ｄ／Ａ変換器の性能を従来のものよ
り劣化させることなく、AM型のＤ／Ａ変換部で
処理するビツト数を減少させて、AM型のＤ／Ａ
変換部における分圧回路の縮小が図れるＤ／Ａ変
換器を提供するものである。
り劣化させることなく、AM型のＤ／Ａ変換部で
処理するビツト数を減少させて、AM型のＤ／Ａ
変換部における分圧回路の縮小が図れるＤ／Ａ変
換器を提供するものである。
ニ 問題点を解決するための手段
本発明は、Ｎ（＝Ｍ＋Ｋ＋Ｊ）ビツトのデジタ
ルデータに対応するアナログ信号を出力するＤ／
Ａ変換器であり、 Ｎビツトのデジタルデータのうち上位Ｍビツト
をデコードするデコーダ、第１の基準電位と第２
の基準電位との間を2M個の抵抗により分圧する分
圧回路、該分圧回路から前記デコーダの出力に応
じた近接２電位を選択的に取り出す手段を備えた
第１のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち中位Ｋビツト
のために設けられ、クロツクパルスを発生するク
ロツク発生手段、該クロツク発生手段からのクロ
ツクパルスを計数する2K進の計数回路、Ｎビツト
のうち中位Ｋビツトのデジタルデータと前記計数
回路の計数出力を入力とし、中位Ｋビツトのデジ
タルデータの内容に応じたパルス信号を出力する
パルス形成回路、該パルス形成回路の出力である
パルス信号に応じて前記第１のＤ／Ａ変換回路か
ら出力される近接２電位のうち一方を選択し合成
する手段を備えた第２のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち下位Ｊビツト
のために設けられ、前記第１の基準電位と前記分
圧回路の一端との間、及び前記第２の基準電位と
前記分圧回路の他端との間の夫々に接続された第
１、第２の抵抗網、Ｎビツトのうち下位Ｊビツト
のデジタルデータの内容に応じて、前記第１の抵
抗網の抵抗値と前記第２の抵抗網の抵抗値の総和
を一定に保ちつつ、これら第１、第２の抵抗網の
抵抗値を変化させる手段を備えた第３のＤ／Ａ変
換回路と、を具備するものである。
ルデータに対応するアナログ信号を出力するＤ／
Ａ変換器であり、 Ｎビツトのデジタルデータのうち上位Ｍビツト
をデコードするデコーダ、第１の基準電位と第２
の基準電位との間を2M個の抵抗により分圧する分
圧回路、該分圧回路から前記デコーダの出力に応
じた近接２電位を選択的に取り出す手段を備えた
第１のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち中位Ｋビツト
のために設けられ、クロツクパルスを発生するク
ロツク発生手段、該クロツク発生手段からのクロ
ツクパルスを計数する2K進の計数回路、Ｎビツト
のうち中位Ｋビツトのデジタルデータと前記計数
回路の計数出力を入力とし、中位Ｋビツトのデジ
タルデータの内容に応じたパルス信号を出力する
パルス形成回路、該パルス形成回路の出力である
パルス信号に応じて前記第１のＤ／Ａ変換回路か
ら出力される近接２電位のうち一方を選択し合成
する手段を備えた第２のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち下位Ｊビツト
のために設けられ、前記第１の基準電位と前記分
圧回路の一端との間、及び前記第２の基準電位と
前記分圧回路の他端との間の夫々に接続された第
１、第２の抵抗網、Ｎビツトのうち下位Ｊビツト
のデジタルデータの内容に応じて、前記第１の抵
抗網の抵抗値と前記第２の抵抗網の抵抗値の総和
を一定に保ちつつ、これら第１、第２の抵抗網の
抵抗値を変化させる手段を備えた第３のＤ／Ａ変
換回路と、を具備するものである。
ホ 作用
Ｎビツトのデジタルデータのうち下位Ｊビツト
のデータが第３の変換回路に与えられ、Ｊビツト
のデータに応じて、第１のＤ／Ａ変換回路におけ
る分圧回路の両端にかかる電位を、その電位差が
一定の状態で変化させ、この分圧回路から分圧し
てとりだされる電位を変化させる。そして第１の
Ｄ／Ａ変換回路から、上位Ｍビツトのデータに応
じて、この分圧回路からとりだされる近接２電位
が選択されて出力され、更に第２のＤ／Ａ変換回
路から、中位Ｋビツトのデータに応じて、この近
接２電位のうち一方が選択され合成されて、Ｎビ
ツトのデジタルデータに対するアナログ信号が出
力される。
のデータが第３の変換回路に与えられ、Ｊビツト
のデータに応じて、第１のＤ／Ａ変換回路におけ
る分圧回路の両端にかかる電位を、その電位差が
一定の状態で変化させ、この分圧回路から分圧し
てとりだされる電位を変化させる。そして第１の
Ｄ／Ａ変換回路から、上位Ｍビツトのデータに応
じて、この分圧回路からとりだされる近接２電位
が選択されて出力され、更に第２のＤ／Ａ変換回
路から、中位Ｋビツトのデータに応じて、この近
接２電位のうち一方が選択され合成されて、Ｎビ
ツトのデジタルデータに対するアナログ信号が出
力される。
ヘ 実施例
第１図は本発明であるＤ／Ａ変換器の概略構成
図である。(1)は第１のＤ／Ａ変換回路で、入力さ
れたＮ（＝Ｍ＋Ｋ＋Ｊ）ビツトのデジタルデータ
のうち上位Ｍビツトのデジタルデータをデコード
するデコーダ１１と、2M個の抵抗Ｒで構成されて
その両端にかかる電位の電位差を分圧する分圧回
路１２と、前記デコーダ１１の出力に応じて前記
分圧回路１２から近接２電位V1，V2を選択して
取り出すスイツチング回路１３とからなる。(2)は
第２のＤ／Ａ変換回路で、クロツクパルスを発生
するクロツクパルス発生部２１と、該クロツクパ
ルス発生部２１からのクロツクパルスを計数する
2K進の計数回路２２と、Ｎビツトのうち中位Ｋビ
ツトのデータと前記計数回路２２からの出力を入
力とし、Ｋビツトのデータに応じたパルス幅をも
つパルス信号を出力するパルス形成回路２３と、
インバータ２４ａと相補的に作用する２つのスイ
ツチングトランジスタ２４ｂ，２４ｃで構成され
て前記パルス信号に応じて、前記第１のＤ／Ａ変
換回路１から出力される近接２電位V1，V2のう
ち一方を選択して合成する選択合成回路２４と、
ローパスフイルタ２５とからなる。３は第３の
Ｄ／Ａ変換回路としてのレベルシフト回路であ
り、第１の基準電位Vref1と前記分圧回路１２の
一端との間、第２基準電位Vref2と前記分圧回路
１２の他端との間に設けられている。このレベル
シフト回路３にはＮビツトのうち下位Ｊビツトの
データが入力されており、このデータに応じて、
前記分圧回路12の両端にかかる電位を、その電位
差を保つたまま変化させる。
図である。(1)は第１のＤ／Ａ変換回路で、入力さ
れたＮ（＝Ｍ＋Ｋ＋Ｊ）ビツトのデジタルデータ
のうち上位Ｍビツトのデジタルデータをデコード
するデコーダ１１と、2M個の抵抗Ｒで構成されて
その両端にかかる電位の電位差を分圧する分圧回
路１２と、前記デコーダ１１の出力に応じて前記
分圧回路１２から近接２電位V1，V2を選択して
取り出すスイツチング回路１３とからなる。(2)は
第２のＤ／Ａ変換回路で、クロツクパルスを発生
するクロツクパルス発生部２１と、該クロツクパ
ルス発生部２１からのクロツクパルスを計数する
2K進の計数回路２２と、Ｎビツトのうち中位Ｋビ
ツトのデータと前記計数回路２２からの出力を入
力とし、Ｋビツトのデータに応じたパルス幅をも
つパルス信号を出力するパルス形成回路２３と、
インバータ２４ａと相補的に作用する２つのスイ
ツチングトランジスタ２４ｂ，２４ｃで構成され
て前記パルス信号に応じて、前記第１のＤ／Ａ変
換回路１から出力される近接２電位V1，V2のう
ち一方を選択して合成する選択合成回路２４と、
ローパスフイルタ２５とからなる。３は第３の
Ｄ／Ａ変換回路としてのレベルシフト回路であ
り、第１の基準電位Vref1と前記分圧回路１２の
一端との間、第２基準電位Vref2と前記分圧回路
１２の他端との間に設けられている。このレベル
シフト回路３にはＮビツトのうち下位Ｊビツトの
データが入力されており、このデータに応じて、
前記分圧回路12の両端にかかる電位を、その電位
差を保つたまま変化させる。
以下にＮ＝16とし、その入力データa15，a14，
…，a0のうち第１のＤ／Ａ変換回路１へ上位の
a15，a14，…a8の８ビツト（Ｍ＝８）第２の
Ｄ／Ａ変換回路２へ中位のa7，a6，a5，a4の４
ビツト（Ｋ＝４）、第３のＤ／Ａ変換回路３へ下
位のa3，a2，a1，a0の４ビツト（Ｊ＝４）を与
えるように構成した場合について説明する。
…，a0のうち第１のＤ／Ａ変換回路１へ上位の
a15，a14，…a8の８ビツト（Ｍ＝８）第２の
Ｄ／Ａ変換回路２へ中位のa7，a6，a5，a4の４
ビツト（Ｋ＝４）、第３のＤ／Ａ変換回路３へ下
位のa3，a2，a1，a0の４ビツト（Ｊ＝４）を与
えるように構成した場合について説明する。
第２図は、第３のＤ／Ａ変換回路であるレベル
シフト回路３の回路構成図である。このレベルシ
フト回路３は第１のＤ／Ａ変換回路１の分圧回路
１２と第１の基準電位Vref1、第２の基準電位
Vref2の間に設けられていて、下位Ｊビツトのデ
ータa3，a2，a1，a0が与えられる。分圧回路１
２の一端とVref1との間には抵抗R1，R2，R3，
R4がこの順で直列接続されており、また分圧回
路１２の他端とVref2との間には抵抗R5，R6，
R7，R8がこの順で直列に接続されている。抵抗
R1の両端間には抵抗R9とスイツチトランジスタ
T1との直列回路が分圧回路１２側になるように
して接続されている。同様にして抵抗R2，R3，
R4，R5，R6，R7，R8の夫々に、抵抗R10，R11，
R12，R13，R14，R15，R16の夫々と、スイツチト
ランジスタT2，T3，T4，T5，T6，T7，T8の
夫々との直列回路が、抵抗が分圧回路１２側とな
るようにして接続されている。そしてＪ（＝４）
ビツトのデータa0，a1，a2、a3の夫々は、スイ
ツチトランジスタT1，T2，T3，T4の夫々のゲー
トの直接、またスイツチトランジスタT5，T6，
T7，T8の夫々のゲートにインバータ４０を介し
て与えられる。
シフト回路３の回路構成図である。このレベルシ
フト回路３は第１のＤ／Ａ変換回路１の分圧回路
１２と第１の基準電位Vref1、第２の基準電位
Vref2の間に設けられていて、下位Ｊビツトのデ
ータa3，a2，a1，a0が与えられる。分圧回路１
２の一端とVref1との間には抵抗R1，R2，R3，
R4がこの順で直列接続されており、また分圧回
路１２の他端とVref2との間には抵抗R5，R6，
R7，R8がこの順で直列に接続されている。抵抗
R1の両端間には抵抗R9とスイツチトランジスタ
T1との直列回路が分圧回路１２側になるように
して接続されている。同様にして抵抗R2，R3，
R4，R5，R6，R7，R8の夫々に、抵抗R10，R11，
R12，R13，R14，R15，R16の夫々と、スイツチト
ランジスタT2，T3，T4，T5，T6，T7，T8の
夫々との直列回路が、抵抗が分圧回路１２側とな
るようにして接続されている。そしてＪ（＝４）
ビツトのデータa0，a1，a2、a3の夫々は、スイ
ツチトランジスタT1，T2，T3，T4の夫々のゲー
トの直接、またスイツチトランジスタT5，T6，
T7，T8の夫々のゲートにインバータ４０を介し
て与えられる。
抵抗R1〜R16及び分圧回路１２の抵抗Ｒの抵抗
値を夫々符号どおりとすると、各抵抗値は次の関
係式を成立するように定められている。
値を夫々符号どおりとすると、各抵抗値は次の関
係式を成立するように定められている。
R1，〜，R8＝Ｒ
R9＝R13＝255×Ｒ （2K+J−１）×Ｒ
R10＝R14＝127×Ｒ （2K+J-1−１）×Ｒ
R11＝R15＝63×Ｒ （2K+J-2−１）×Ｒ
R12＝R16＝31×Ｒ （2K+J-3−１）×Ｒ
分圧回路１２の一端ＡとVref1との間の抵抗値
をRA、他端ＢとVref2との間の抵抗値をRBとする
と、スイツチトランジスタT1又はT5がオンした
場合には、RA又はRBはＲ−255R×Ｒ／（255R＋
Ｒ）＝Ｒ／256だけ小さくなる。同様に T2又はT6がオンした場合、RA又はRBはＲ／
128 T3又はT7がオンした場合、RA又はRBはＲ／64 T4又はT8がオンした場合、RA又はRBはＲ／32 だけ、夫々小さくなる。
をRA、他端ＢとVref2との間の抵抗値をRBとする
と、スイツチトランジスタT1又はT5がオンした
場合には、RA又はRBはＲ−255R×Ｒ／（255R＋
Ｒ）＝Ｒ／256だけ小さくなる。同様に T2又はT6がオンした場合、RA又はRBはＲ／
128 T3又はT7がオンした場合、RA又はRBはＲ／64 T4又はT8がオンした場合、RA又はRBはＲ／32 だけ、夫々小さくなる。
インバータ４０の存在により、スイツチトラン
ジスタT1〜T4と、T5〜T8とは相補的にオン、オ
フするからa0〜a3の値によらず、Vref1とVref2
との間の抵抗値Rjは、 Rj＝（216＋８−15／256）Ｒ に保たれる。即ち、点Ａと点Ｂとの間の電位差は
一定に保たれながら、a0〜a3の値に応じて、RA，
RBを０，Ｒ／256，2R／256…，15R／256に変化
させるので、分圧回路１２の分圧出力端子のレベ
ル、つまりはV1，V2を16階調（４ビツト分）シ
フトできる。
ジスタT1〜T4と、T5〜T8とは相補的にオン、オ
フするからa0〜a3の値によらず、Vref1とVref2
との間の抵抗値Rjは、 Rj＝（216＋８−15／256）Ｒ に保たれる。即ち、点Ａと点Ｂとの間の電位差は
一定に保たれながら、a0〜a3の値に応じて、RA，
RBを０，Ｒ／256，2R／256…，15R／256に変化
させるので、分圧回路１２の分圧出力端子のレベ
ル、つまりはV1，V2を16階調（４ビツト分）シ
フトできる。
ここで、Ｎ（＝16）のビツトデータのうち最小
分解能（1LSB）の１ビツトが変化する場合につ
いて述べる。
分解能（1LSB）の１ビツトが変化する場合につ
いて述べる。
Ｊ＝４ビツトのデータa0，a1，a2，a3がa0＝
a1＝a2＝a3＝０の時、 RA＝4R RB＝4R−15R／256 となり、点Ｂでの電位VB(0)は VB(0)＝（Vref1−Vref2）×（4R−15R／256）Rj となる。
a1＝a2＝a3＝０の時、 RA＝4R RB＝4R−15R／256 となり、点Ｂでの電位VB(0)は VB(0)＝（Vref1−Vref2）×（4R−15R／256）Rj となる。
次にa0＝１，a1＝a2＝a3＝０の時、
RA＝4R−Ｒ／256
RB＝4R−14R／256
となり、点Ｂでの電位VB(1)は、
VB(1)＝（Vref1−Vref2）×（4R−14R／256）Rj
となる。従つてVB(0)とVB(1)との電位差ELSBは
ELSB＝｛（Vref1−Vref2）×Ｒ／Rj｝／256
である。分圧回路１２の分圧出力端子間の電圧ス
テツプeMは、 eM＝（Vref1−Vref2）×Ｒ／Rj であるので、ELSBは分圧回路１２によつて分割さ
れた電位を更に１／256（＝１／28）に分割してい
ることを示している。
テツプeMは、 eM＝（Vref1−Vref2）×Ｒ／Rj であるので、ELSBは分圧回路１２によつて分割さ
れた電位を更に１／256（＝１／28）に分割してい
ることを示している。
つまり、第３のＤ／Ａ変換回路であるレベルシ
フト回路３では、入力されたＪ＝４ビツトのデー
タa3〜a0に応じて、分圧回路１２から分圧出力
されている電位をシフトしている。
フト回路３では、入力されたＪ＝４ビツトのデー
タa3〜a0に応じて、分圧回路１２から分圧出力
されている電位をシフトしている。
第１のＤ／Ａ変換回路１では、入力されたＭ＝
８ビツトのデータa15〜a8をデコーダ１１でデコ
ードし、レベルシフトされている分圧回路１２の
分圧出力のうち、近接２電位V1，V2をスイツチ
ング回路１３にてデコード結果に基づいて選択出
力している。
８ビツトのデータa15〜a8をデコーダ１１でデコ
ードし、レベルシフトされている分圧回路１２の
分圧出力のうち、近接２電位V1，V2をスイツチ
ング回路１３にてデコード結果に基づいて選択出
力している。
さて、第２のＤ／Ａ変換回路２では、クロツク
発生部２１から出力されるクロツクパルスを2K進
の計数回路２２で2K個カウントする間（１変換期
間）に入力されるＫビツトのデータa7〜a4に応
じたパルス信号をパルス形成回路２３から出力す
る。第３図にＫ＝４ビツト対応のパルス形成回路
２３の概略回路図を示す。
発生部２１から出力されるクロツクパルスを2K進
の計数回路２２で2K個カウントする間（１変換期
間）に入力されるＫビツトのデータa7〜a4に応
じたパルス信号をパルス形成回路２３から出力す
る。第３図にＫ＝４ビツト対応のパルス形成回路
２３の概略回路図を示す。
パルス形成回路２３は、計数回路２２の計数出
力Q1，Q2，Q3，Q4とクロツク発生部２１からの
クロツクパルスCLKを入力して、夫々クロツク
パルスCLKをクロツク入力端に受け、Ｄ入力端
に夫々計数出力Q2，Q3，Q4を入力する第１、第
２、第3Dフリツプフロツプ２６，２７，２８と、
Ｋビツトのデータのうちビツトデータa7と計数
出力Q1を入力とする第１アンドゲート２９と、
ビツトデータa6と計数出力Q2と第1Dフリツプフ
ロツプ２６の出力とを入力する第２アンドゲー
ト３０と、ビツトデータa5と計数出力Q3と第2D
フリツプフロツプ２７の出力とを入力する第３
アンドゲート３１と、ビツトデータa4と計数出
力Q4と第3Dフリツプフロツプ２８の出力とを
入力する第４のアンドゲート３２と、これら第
１、第２、第３、第４アンドゲート２９，３０，
３１，３２の各出力C1，C2，C3，C4を入力する
オアゲート３３とを備えており、オアゲート３３
の出力C0は選択合成回路２４に出力される。
力Q1，Q2，Q3，Q4とクロツク発生部２１からの
クロツクパルスCLKを入力して、夫々クロツク
パルスCLKをクロツク入力端に受け、Ｄ入力端
に夫々計数出力Q2，Q3，Q4を入力する第１、第
２、第3Dフリツプフロツプ２６，２７，２８と、
Ｋビツトのデータのうちビツトデータa7と計数
出力Q1を入力とする第１アンドゲート２９と、
ビツトデータa6と計数出力Q2と第1Dフリツプフ
ロツプ２６の出力とを入力する第２アンドゲー
ト３０と、ビツトデータa5と計数出力Q3と第2D
フリツプフロツプ２７の出力とを入力する第３
アンドゲート３１と、ビツトデータa4と計数出
力Q4と第3Dフリツプフロツプ２８の出力とを
入力する第４のアンドゲート３２と、これら第
１、第２、第３、第４アンドゲート２９，３０，
３１，３２の各出力C1，C2，C3，C4を入力する
オアゲート３３とを備えており、オアゲート３３
の出力C0は選択合成回路２４に出力される。
つまり、入力デジタルデータの桁の高低と計数
回路２２出力の高低とが逆順になるように組み合
わされており、アンドゲート２９，３０，３１，
３２へ入力されており、また、計数回路２２出力
の最下位桁以外のQ2，Q3，Q4は、夫々計数対象
のクロツクパルスCLKにて駆動されるＤフリツ
プフロツプ２６，２７，２８にも与えられ、これ
らフリツプフロツプの出力もQ2，Q3，Q4と同様
にアンドゲート３０，３１，３２へ与えられてい
る。
回路２２出力の高低とが逆順になるように組み合
わされており、アンドゲート２９，３０，３１，
３２へ入力されており、また、計数回路２２出力
の最下位桁以外のQ2，Q3，Q4は、夫々計数対象
のクロツクパルスCLKにて駆動されるＤフリツ
プフロツプ２６，２７，２８にも与えられ、これ
らフリツプフロツプの出力もQ2，Q3，Q4と同様
にアンドゲート３０，３１，３２へ与えられてい
る。
このパルス形成回路２３の典型的な動作を説明
するための第４図にはそれぞれ１変換周期に相当
する第１、第２、第３期間（T1）（T2）（T3）に
おいてそれぞれＫ＝４ビツトのデータとしてデー
タ「12」（a4＝０，a5＝０，a6＝０，a7＝１），
データ「８」（a4＝０，a5＝０，a6＝０，a7＝
１）、及びデータ「１」（a4＝１，a5＝０，a6＝
０，a7＝０）が第2D／Ａ変換回路２にそれぞれ
入力されるケースを示している。第１期間（T1）
においてはビツトデータa6，a7に有意の情報
“１”が付与されるので、第１、第２アンドゲー
ト２９，３０にそれぞれアンドゲート出力C11及
びC21が現れる。一方第３、第４アンドゲート３
１，３２には有意の情報がないのでオアゲート３
３出力C0にはC11，C21の論理和C01が現れる。こ
のC01はパルス幅の総和、つまり“１”である期
間の総和で「12」を表わすパルス信号となつてお
り、第１期間（T1）の全体に亘つて略均等に
“１”，“０”の夫々が分布するパルス幅、パルス
周期となつている。
するための第４図にはそれぞれ１変換周期に相当
する第１、第２、第３期間（T1）（T2）（T3）に
おいてそれぞれＫ＝４ビツトのデータとしてデー
タ「12」（a4＝０，a5＝０，a6＝０，a7＝１），
データ「８」（a4＝０，a5＝０，a6＝０，a7＝
１）、及びデータ「１」（a4＝１，a5＝０，a6＝
０，a7＝０）が第2D／Ａ変換回路２にそれぞれ
入力されるケースを示している。第１期間（T1）
においてはビツトデータa6，a7に有意の情報
“１”が付与されるので、第１、第２アンドゲー
ト２９，３０にそれぞれアンドゲート出力C11及
びC21が現れる。一方第３、第４アンドゲート３
１，３２には有意の情報がないのでオアゲート３
３出力C0にはC11，C21の論理和C01が現れる。こ
のC01はパルス幅の総和、つまり“１”である期
間の総和で「12」を表わすパルス信号となつてお
り、第１期間（T1）の全体に亘つて略均等に
“１”，“０”の夫々が分布するパルス幅、パルス
周期となつている。
第２期間（T2）においてはビツトデータa7の
み有意の情報“１”が入力されるのでオアゲート
３３からは第１アンドゲート２９出力C12に一致
するパルス信号C02が出力される。このC02はＡパ
ルス幅の総和で「８」を表わすパルス信号となつ
ており、第２期間（T2）の全体に亘つて略均等
に“１”，“０”の夫々が分布するパルス幅、パル
ス周期となつている。
み有意の情報“１”が入力されるのでオアゲート
３３からは第１アンドゲート２９出力C12に一致
するパルス信号C02が出力される。このC02はＡパ
ルス幅の総和で「８」を表わすパルス信号となつ
ており、第２期間（T2）の全体に亘つて略均等
に“１”，“０”の夫々が分布するパルス幅、パル
ス周期となつている。
更に、デジタルデータ「１」の入力される第３
期間（T3）においてはビツトデータa4にのみ有
意の情報“１”が入力されるから、オアゲート３
３からは第４アンドゲート３２出力C43に一致す
るパルス信号C03が出力される。
期間（T3）においてはビツトデータa4にのみ有
意の情報“１”が入力されるから、オアゲート３
３からは第４アンドゲート３２出力C43に一致す
るパルス信号C03が出力される。
このように入力されるデジタルデータの如何を
問わず、入力データに応じてパルス幅とパルス周
期とが、パルスが１変換期間内で略均等に分散す
るように変化し、また、パルス幅の総和が定ま
る。これは入力デジタルデータのビツト数Ｋが４
より大きい値であつても同じである。
問わず、入力データに応じてパルス幅とパルス周
期とが、パルスが１変換期間内で略均等に分散す
るように変化し、また、パルス幅の総和が定ま
る。これは入力デジタルデータのビツト数Ｋが４
より大きい値であつても同じである。
このようにして出力されたパルス信号C0は、
選択合成回路２４へ入力される。選択合成回路２
４は、パルス信号が直接そのゲートに与えられる
スイツチングトランジスタ２４ｂと、パルス信号
が与えられるインバータ２４ａと、このインバー
タ２４ａを介してパルス信号がそのゲートに与え
られるスイツチングトランジスタ２４ｃとからな
り、両トランジスタ２４ｂ，２４ｃの接続モード
をローパスフイルタ２５に接続してアナログ信号
Voutを得ている。パルス形成回路２３の出力パ
ルス信号が“１”である間、トランジスタ２４ｂ
がオンして、第１のＤ／Ａ変換回路１から出力さ
れている第１電位V1が選択され、パルス信号
“０”である間、トランジスタ２４ｃがオンして
第２電位V2が選択される。これらの電位は時系
列的に合成され、ローバスフイルタ２５にて高調
波成分が除去されて出力される。
選択合成回路２４へ入力される。選択合成回路２
４は、パルス信号が直接そのゲートに与えられる
スイツチングトランジスタ２４ｂと、パルス信号
が与えられるインバータ２４ａと、このインバー
タ２４ａを介してパルス信号がそのゲートに与え
られるスイツチングトランジスタ２４ｃとからな
り、両トランジスタ２４ｂ，２４ｃの接続モード
をローパスフイルタ２５に接続してアナログ信号
Voutを得ている。パルス形成回路２３の出力パ
ルス信号が“１”である間、トランジスタ２４ｂ
がオンして、第１のＤ／Ａ変換回路１から出力さ
れている第１電位V1が選択され、パルス信号
“０”である間、トランジスタ２４ｃがオンして
第２電位V2が選択される。これらの電位は時系
列的に合成され、ローバスフイルタ２５にて高調
波成分が除去されて出力される。
第１のＤ／Ａ変換回路１から出力されるV1，
V2は、前述の説明から、以下にように表わせる。
V2は、前述の説明から、以下にように表わせる。
V2＝｛（Vref1−Vref2）／Rj｝×｛4R−15R／
256＋（a15×27＋a14×z6…＋a8×20）Ｒ＋
（a3×23＋a2×22＋a1×21＋a0×20）×Ｒ／
256｝ ＝Vconst＋（a15×27＋a14×26＋…＋a8×
20）×eM＋（a3×23＋a2×22＋a1×21＋a0×
20）×eM／256 V1＝V2＋eM 但しVconst＝（Vref1−Vref2）×（4R−15R／
256）／Rj このＤ／Ａ変換器の出力Voutは、第２のＤ／
Ａ変換回路２にて、eM（＝V1−V2）の電位を16
（＝2K）分割して合成されて出力されるものであ
るので、 Vout＝V2＋（a7×23＋a6×22＋a5×21＋a4×
20）×eM／16 である。従つて Vout＝Vconst＋（a15×27＋a14×26＋…＋a8
×20）×eM＋（a7×23＋a6×22＋a5×21＋a4
×20）×eM／16＋（a3×23＋a2×22＋a1×21
＋a0×20）eM／256＝（a15×27＋a14×26＋
…＋a8×20＋a7×23＋a6×22＋a5×21＋a4
×20＋a3×23＋a2×22＋a1×21＋a0×20）
×eM／256＋Vconst となる。つまり第１図では、eM／256をLSBとす
る16ビツトのＤ／Ａ変換機となる。
256＋（a15×27＋a14×z6…＋a8×20）Ｒ＋
（a3×23＋a2×22＋a1×21＋a0×20）×Ｒ／
256｝ ＝Vconst＋（a15×27＋a14×26＋…＋a8×
20）×eM＋（a3×23＋a2×22＋a1×21＋a0×
20）×eM／256 V1＝V2＋eM 但しVconst＝（Vref1−Vref2）×（4R−15R／
256）／Rj このＤ／Ａ変換器の出力Voutは、第２のＤ／
Ａ変換回路２にて、eM（＝V1−V2）の電位を16
（＝2K）分割して合成されて出力されるものであ
るので、 Vout＝V2＋（a7×23＋a6×22＋a5×21＋a4×
20）×eM／16 である。従つて Vout＝Vconst＋（a15×27＋a14×26＋…＋a8
×20）×eM＋（a7×23＋a6×22＋a5×21＋a4
×20）×eM／16＋（a3×23＋a2×22＋a1×21
＋a0×20）eM／256＝（a15×27＋a14×26＋
…＋a8×20＋a7×23＋a6×22＋a5×21＋a4
×20＋a3×23＋a2×22＋a1×21＋a0×20）
×eM／256＋Vconst となる。つまり第１図では、eM／256をLSBとす
る16ビツトのＤ／Ａ変換機となる。
従来のもののように第１のＤ／Ａ変換回路と第
２のＤ／Ａ変換回路のみの組み合わせによるＤ／
Ａ変換回路に較べて、本発明のＤ／Ａ変換機で
は、各Ｄ／Ａ変換回路に入力するビツト数の低減
がされる。第２のＤ／Ａ変換回路（PWM型）に
おける入力ビツト数が８ビツトである場合、計数
回路のクロツク周波数はサンプリング周期
44.1KHzの28倍の11.29KHz以上を必要とするが、
これが４ビツトであれば、クロツク周期は24倍の
705.6KHz以上でよいことになる。これは、Ｄ／
Ａ変換器として、低消費電力化になり、また、高
周波クロツクパルスによるスイツチングノイズ及
び不要輻射の少ない、高性能なものが実現でき
る。
２のＤ／Ａ変換回路のみの組み合わせによるＤ／
Ａ変換回路に較べて、本発明のＤ／Ａ変換機で
は、各Ｄ／Ａ変換回路に入力するビツト数の低減
がされる。第２のＤ／Ａ変換回路（PWM型）に
おける入力ビツト数が８ビツトである場合、計数
回路のクロツク周波数はサンプリング周期
44.1KHzの28倍の11.29KHz以上を必要とするが、
これが４ビツトであれば、クロツク周期は24倍の
705.6KHz以上でよいことになる。これは、Ｄ／
Ａ変換器として、低消費電力化になり、また、高
周波クロツクパルスによるスイツチングノイズ及
び不要輻射の少ない、高性能なものが実現でき
る。
また、第１のＤ／Ａ変換回路（AM型）に入力
されるビツト数が減少すれば、それだけ高精度の
抵抗を少くなくできるので、チツプサイズの小型
化ができる。特に抵抗の数は2M個であるのでその
効果は非常に大きい。
されるビツト数が減少すれば、それだけ高精度の
抵抗を少くなくできるので、チツプサイズの小型
化ができる。特に抵抗の数は2M個であるのでその
効果は非常に大きい。
尚、第３のＤ／Ａ変換回路であるレベルシフト
回路に用いる抵抗はR1〜R8の低抵抗値のものに
R9〜R16の高抵抗値のものを並列接続して、全体
としての抵抗値をデジタル的に変換するようにし
ているので、R9〜R16の高抵抗値のものには高精
度は必要とされない。例えば、抵抗R1，R5，R9，
R13にて16ビツトの最小分解能（LSB）を表わす
こととしているが、R1，R5とR9，R13にて16ビッ
トの最小分解能（LSB）を表わすこととしてい
るが、R1，R5とR9，R13に要求される抵抗比（±
１／２LSBに入る範囲）は、１：170〜511であり、
R9，R13には分圧回路に用いられる抵抗ほど精度
を必要としない。従つて第３のＤ／Ａ変換回路が
増すことになるチツプサイズの増加量は僅かであ
る。
回路に用いる抵抗はR1〜R8の低抵抗値のものに
R9〜R16の高抵抗値のものを並列接続して、全体
としての抵抗値をデジタル的に変換するようにし
ているので、R9〜R16の高抵抗値のものには高精
度は必要とされない。例えば、抵抗R1，R5，R9，
R13にて16ビツトの最小分解能（LSB）を表わす
こととしているが、R1，R5とR9，R13にて16ビッ
トの最小分解能（LSB）を表わすこととしてい
るが、R1，R5とR9，R13に要求される抵抗比（±
１／２LSBに入る範囲）は、１：170〜511であり、
R9，R13には分圧回路に用いられる抵抗ほど精度
を必要としない。従つて第３のＤ／Ａ変換回路が
増すことになるチツプサイズの増加量は僅かであ
る。
第５図は、第３のＤ／Ａ変換回路の他の例を示
している。第５図においては、Ｊビツトのデータ
のデコーダ４１を備えており、また分圧回路１２
に直列接続される抵抗はR20，R30の片側各１個
とし、これらの抵抗R20，R30に入力デジタルデ
ータに応じて１つ又は複数の高抵抗が並列接続さ
れるようにしたものである。
している。第５図においては、Ｊビツトのデータ
のデコーダ４１を備えており、また分圧回路１２
に直列接続される抵抗はR20，R30の片側各１個
とし、これらの抵抗R20，R30に入力デジタルデ
ータに応じて１つ又は複数の高抵抗が並列接続さ
れるようにしたものである。
即ち、抵抗R20には抵抗R21，R22，R23…Ro及
びスイツチトランジスタTnの直列回路が並列的
に接続されており、トランジスタTnと抵抗R20と
を信号ラインと各抵抗R21，R22，R23…Roの接続
モードとの間にスイツチトランジスタT21，T22，
T23…，が接続されている。抵抗R30側にも同様
に抵抗R31，R32，R33…Rm及びスイツチトラン
ジスタT31，T32，T33…，Tmが接続されている。
びスイツチトランジスタTnの直列回路が並列的
に接続されており、トランジスタTnと抵抗R20と
を信号ラインと各抵抗R21，R22，R23…Roの接続
モードとの間にスイツチトランジスタT21，T22，
T23…，が接続されている。抵抗R30側にも同様
に抵抗R31，R32，R33…Rm及びスイツチトラン
ジスタT31，T32，T33…，Tmが接続されている。
Ｊビツトのデータはデコーダ４１に入力され
る。デコーダは入力データに応じてスイツチトラ
ンジスタT21，T22，T23…，Tnのうち１つと、
スイツチトランジスタT31，T32，T33…Tmのう
ち１つとをオンさせるべき信号を発し、オンした
トランジスタにて定まる１つ又は複数の高抵抗
R21，R22，…，R31，R32，…等をR20，R30の
夫々と並列に接続させて、分圧回路１２の分圧出
力をレベルシフトさせるものである。
る。デコーダは入力データに応じてスイツチトラ
ンジスタT21，T22，T23…，Tnのうち１つと、
スイツチトランジスタT31，T32，T33…Tmのう
ち１つとをオンさせるべき信号を発し、オンした
トランジスタにて定まる１つ又は複数の高抵抗
R21，R22，…，R31，R32，…等をR20，R30の
夫々と並列に接続させて、分圧回路１２の分圧出
力をレベルシフトさせるものである。
ト 発明の効果
本発明は以上の説明から明らかな如く、AM型
の第１のＤ／Ａ変換回路と、PWM型の第２の
Ｄ／Ａ変換回路と、レベルシフト回路による第３
のＤ／Ａ変換回路で、１つのＤ／Ａ変換器を構成
しているので、各変換回路に入力されるデータの
ビツト数が低減でき、Ｄ／Ａ変換器のチツプサイ
ズの縮小化、消費電力の低下及び、低ノイズ化を
図ることができる。
の第１のＤ／Ａ変換回路と、PWM型の第２の
Ｄ／Ａ変換回路と、レベルシフト回路による第３
のＤ／Ａ変換回路で、１つのＤ／Ａ変換器を構成
しているので、各変換回路に入力されるデータの
ビツト数が低減でき、Ｄ／Ａ変換器のチツプサイ
ズの縮小化、消費電力の低下及び、低ノイズ化を
図ることができる。
第１図は本発明の実施例の概略構成図、第２図
は第３の変換回路の回路構成図、第３図は第２の
変換回路の概略回路図、第４図はパルス形成回路
の動作説明のタイムチヤート、第５図は第３の
Ｄ／Ａ変換回路の他の実施例の回路構成図であ
る。 １……第１のＤ／Ａ変換回路、２……第２の
Ｄ／Ａ変換回路、３……第３のＤ／Ａ変換回路、
１１……デコーダ、１２……分圧回路、１３……
スイツチング回路、２１……クロツク発生部、２
２……計数回路、２３……パルス形成回路、２４
……選択合成回路、２５……ローパスフイルタ。
は第３の変換回路の回路構成図、第３図は第２の
変換回路の概略回路図、第４図はパルス形成回路
の動作説明のタイムチヤート、第５図は第３の
Ｄ／Ａ変換回路の他の実施例の回路構成図であ
る。 １……第１のＤ／Ａ変換回路、２……第２の
Ｄ／Ａ変換回路、３……第３のＤ／Ａ変換回路、
１１……デコーダ、１２……分圧回路、１３……
スイツチング回路、２１……クロツク発生部、２
２……計数回路、２３……パルス形成回路、２４
……選択合成回路、２５……ローパスフイルタ。
Claims (1)
- 【特許請求の範囲】 １ Ｎ（＝Ｍ＋Ｋ＋Ｊ）ビツトのデジタルデータ
に対応するアナログ信号を出力するＤ／Ａ変換器
において、 Ｎビツトのデジタルデータのうち上位Ｍビツト
をデコードするデコーダ、第１の基準電位と第２
の基準電位との間を2M個の抵抗により分圧する分
圧回路、該分圧回路から前記デコーダの出力に応
じた近接２電位を選択的に取り出す手段を備えた
第１のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち中位Ｋビツト
のために設けられ、クロツクパルスを発生するク
ロツク発生手段、該クロツク発生手段からのクロ
ツクパルスを計数する2K進の計数回路、Ｎビツト
のうち中位Ｋビツトのデジタルデータと前記計数
回路の計数出力を入力とし、中位Ｋビツトのデジ
タルデータの内容に応じたパルス信号を出力する
パルス形成回路、該パルス形成回路の出力である
パルス信号にて定められる期間に前記第１のＤ／
Ａ変換回路から出力される近接２電位のうち一方
を選択し、残余の期間に他方を選択して合成する
手段を備えた第２のＤ／Ａ変換回路と、 Ｎビツトのデジタルデータのうち下位Ｊビツト
のために設けられ、前記第１の基準電位と前記分
圧回路の一端との間、及び前記第２の基準電位と
前記分圧回路の他端との間の夫々に接続された第
１、第２の抵抗網、Ｎビツトのうち下位Ｊビツト
のデジタルデータの内容に応じて、前記第１の抵
抗網の抵抗値と前記第２の抵抗網の抵抗値の総和
を一定に保ちつつ、これら第１、第２の抵抗網の
抵抗値を変化させる手段を備えた第３のＤ／Ａ変
換回路と、を具備し、前記第２のＤ／Ａ変換回路
からの合成出力を所定の期間で平均化してアナロ
グ出力を得ることを特徴とするＤ／Ａ変換器。 ２ 前記パルス形成回路は、中位Ｋビツトのデジ
タルデータの内容に応じてそのパルス幅とパルス
周期が変化し、かつ、2K個のクロツク期間におけ
るパルス幅の総和が定まるパルス信号を出力する
ことを特徴とする特許請求の範囲第１項記載の
Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2362486A JPS62181529A (ja) | 1986-02-05 | 1986-02-05 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2362486A JPS62181529A (ja) | 1986-02-05 | 1986-02-05 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62181529A JPS62181529A (ja) | 1987-08-08 |
| JPH044774B2 true JPH044774B2 (ja) | 1992-01-29 |
Family
ID=12115750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2362486A Granted JPS62181529A (ja) | 1986-02-05 | 1986-02-05 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62181529A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102333714B (zh) | 2009-02-26 | 2014-10-08 | 电源开发工程技术株式会社 | 粉粒体的定量排出设备 |
-
1986
- 1986-02-05 JP JP2362486A patent/JPS62181529A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62181529A (ja) | 1987-08-08 |
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