JP2741869B2 - 座標逆変換プロセッサ - Google Patents
座標逆変換プロセッサInfo
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Description
【発明の詳細な説明】 〔概要〕 例えばロボットマニピュレータの手先の位置姿勢を各
関節の変位に逆変換することに用いられる座標逆変換プ
ロセッサに関し， プログラム開発が容易なマクロ命令を使用しつつ，基
本演算回路を稼動率100％で動作させることを目的と
し， 所与の解析解をCORDIC算法により演算する演算回路
と，演算回路の動作制御をマクロ命令を用いて行う制御
回路とを具備し，制御回路はアップダウン可能なプログ
ラムカウンタを含み，プログラムカウンタによって現マ
クロ命令によるCORDIC演算実行中にその前後のマクロ命
令の読出しを行ってデータのRAM入出力処理を並行して
行うように構成される。
関節の変位に逆変換することに用いられる座標逆変換プ
ロセッサに関し， プログラム開発が容易なマクロ命令を使用しつつ，基
本演算回路を稼動率100％で動作させることを目的と
し， 所与の解析解をCORDIC算法により演算する演算回路
と，演算回路の動作制御をマクロ命令を用いて行う制御
回路とを具備し，制御回路はアップダウン可能なプログ
ラムカウンタを含み，プログラムカウンタによって現マ
クロ命令によるCORDIC演算実行中にその前後のマクロ命
令の読出しを行ってデータのRAM入出力処理を並行して
行うように構成される。
本発明は例えばロボットマニピュレータの手先の位置
姿勢を各関節の変位に逆変換することに用いられる座標
逆変換プロセッサに関する。
姿勢を各関節の変位に逆変換することに用いられる座標
逆変換プロセッサに関する。
〔従来の技術〕 従来，ロボットマニピュレータの手先の位置姿勢を各
関節の変位に高速に逆変換する座標逆変換プロセッサと
して，例えば亀山，江上，樋口により提案されたロボッ
ト制御用超高速座標逆変換プロセッサ（日本ロボット学
会誌,1988年２月号,P3〜P13に掲載）がある。
関節の変位に高速に逆変換する座標逆変換プロセッサと
して，例えば亀山，江上，樋口により提案されたロボッ
ト制御用超高速座標逆変換プロセッサ（日本ロボット学
会誌,1988年２月号,P3〜P13に掲載）がある。
この座標逆変換プロセッサはマニピュレータの手先の
位置姿勢から得られる各関節の変位の解析解を回転移動
と逆正接の組合せに分解し，この解析解の演算をCORDIC
アルゴリズムを用いて座標の回転移動を離散的に繰り返
し行い任意の回転角に収束させることにより高速に行う
ものである。
位置姿勢から得られる各関節の変位の解析解を回転移動
と逆正接の組合せに分解し，この解析解の演算をCORDIC
アルゴリズムを用いて座標の回転移動を離散的に繰り返
し行い任意の回転角に収束させることにより高速に行う
ものである。
このCORDICアルゴリズムにおいては,2次元直交座標
（Xi,Yi）の任意の回転角度θに対する回転移動は， tanθｉ＝2-j となるようにθｊを選び， 次の基本演算式 Xi+1＝Xi−δiYi・2-j Yi+1＝Yi−δiXi・2-j Zi+1＝Zi−δｉθｊ を、θｊの累積値が任意の回転角度θに収束するように
繰り返し演算する。この演算を行う演算回路は制御回路
によって動作制御されており，制御回路による演算回路
の制御には第９図に一例が示されるようなマイクロプロ
グラム方式が用いられている。
（Xi,Yi）の任意の回転角度θに対する回転移動は， tanθｉ＝2-j となるようにθｊを選び， 次の基本演算式 Xi+1＝Xi−δiYi・2-j Yi+1＝Yi−δiXi・2-j Zi+1＝Zi−δｉθｊ を、θｊの累積値が任意の回転角度θに収束するように
繰り返し演算する。この演算を行う演算回路は制御回路
によって動作制御されており，制御回路による演算回路
の制御には第９図に一例が示されるようなマイクロプロ
グラム方式が用いられている。
上述の従来形の座標逆変換プロセッサでは，一つのCO
RDIC演算を実行するために，基本演算のための14ビッ
ト，メモリへの転送のための14ビット計28ビット幅のマ
イクロプログラムを32ワード（ｉ＝１〜31までの繰返
し）書かねばならず，プログラム作成量が多いためプロ
グラム開発が容易ではなく，これらのプログラムを格納
するためのプログラムメモリの容量も著しく増大する。
また演算回路のハードウェア構成あるいは動作タイミン
グなどの知識がないとプログラム開発が困難である。
RDIC演算を実行するために，基本演算のための14ビッ
ト，メモリへの転送のための14ビット計28ビット幅のマ
イクロプログラムを32ワード（ｉ＝１〜31までの繰返
し）書かねばならず，プログラム作成量が多いためプロ
グラム開発が容易ではなく，これらのプログラムを格納
するためのプログラムメモリの容量も著しく増大する。
また演算回路のハードウェア構成あるいは動作タイミン
グなどの知識がないとプログラム開発が困難である。
この問題を解決するために，マクロ命令を用いて制御
回路を作動させることが提案されるが，この場合,CORDI
C演算とその演算のために必要な入出力データのRAMへの
読出し／書込みとが並列的に行えなくなり，基本演算回
路を稼動率100％で動作させることができない。
回路を作動させることが提案されるが，この場合,CORDI
C演算とその演算のために必要な入出力データのRAMへの
読出し／書込みとが並列的に行えなくなり，基本演算回
路を稼動率100％で動作させることができない。
したがって本発明の目的は，プログラム開発が容易な
マクロ命令を使用しつつ，基本演算回路を稼動率100％
で動作させることができる座標逆変換プロセッサを提供
することにある。
マクロ命令を使用しつつ，基本演算回路を稼動率100％
で動作させることができる座標逆変換プロセッサを提供
することにある。
第１図は本発明に係る原理ブロックである。
本発明に係る座標逆変換プロセッサは，所与の解析解
をCORDIC算法により演算する演算回路61と，演算回路61
の動作制御をマクロ命令を用いて行う制御回路62とを具
備し，制御回路62はアップダウン可能なプログラムカウ
ンタ63を含み，プログラムカウンタ63によって現マクロ
命令によるCORDIC演算実行中にその前後のマクロ命令の
読出しを行ってデータのRAM入出力処理を並行して行う
ように構成される。
をCORDIC算法により演算する演算回路61と，演算回路61
の動作制御をマクロ命令を用いて行う制御回路62とを具
備し，制御回路62はアップダウン可能なプログラムカウ
ンタ63を含み，プログラムカウンタ63によって現マクロ
命令によるCORDIC演算実行中にその前後のマクロ命令の
読出しを行ってデータのRAM入出力処理を並行して行う
ように構成される。
制御回路62はアップダウンカウンタ63をアップダウン
させることによって現実行中のマクロ命令とその前後の
マクロ命令の読出しを並列的に行い，それにより演算回
路61におけるCORDIC基本演算実行中に入出力データ転送
を並列的に行うように制御し、それにより基本演算回路
の稼動率を100％としている。
させることによって現実行中のマクロ命令とその前後の
マクロ命令の読出しを並列的に行い，それにより演算回
路61におけるCORDIC基本演算実行中に入出力データ転送
を並列的に行うように制御し、それにより基本演算回路
の稼動率を100％としている。
以下，図面を参照しつつ本発明にかかる実施例を説明
する。第２図は本発明の一実施例としての座標逆変換プ
ロセッサの全体構成を示すブロック図である。
する。第２図は本発明の一実施例としての座標逆変換プ
ロセッサの全体構成を示すブロック図である。
第２図において,1はCORDIC演算を行う演算部,2は演算
部１の動作制御をマクロ命令を用いて行う制御部,3は演
算部１での演算に必要な数値データを格納する32ビット
×64ワードのデータRAM,4は演算部１での演算に必要な
各定数を格納する（32＋５）ビット×32ワードの定数RO
M,5は制御部２を作動させるマクロ命令からなるユーザ
プログラムを格納する６ビット×1kワードのプログラム
ROMである。
部１の動作制御をマクロ命令を用いて行う制御部,3は演
算部１での演算に必要な数値データを格納する32ビット
×64ワードのデータRAM,4は演算部１での演算に必要な
各定数を格納する（32＋５）ビット×32ワードの定数RO
M,5は制御部２を作動させるマクロ命令からなるユーザ
プログラムを格納する６ビット×1kワードのプログラム
ROMである。
演算部１におけるCORDIC演算は，次のような３つの漸
化式（基本式）を繰り返し演算することによって，第３
図に示されるような回転移動，ベクトル，乗算，除算，
ハイパボリック回転移動，ハイパボリックベクトルの６
種類の演算を実行するものである。
化式（基本式）を繰り返し演算することによって，第３
図に示されるような回転移動，ベクトル，乗算，除算，
ハイパボリック回転移動，ハイパボリックベクトルの６
種類の演算を実行するものである。
Xi+1＝QXi＋Si・Yi・2-j ……（１） Yi+1＝QYi＋Ti・Xi・2-j ……（２） Zi+1＝Zi＋Ui・Cj ……（３） ただし,Cjは，回転／ベクトル演算モードの時， Cj＝θｊ＝tan-1 2-j 乗算／除算モードの時， Cj＝αｊ＝2-j ハイパボリック回転／ハイパボリックベクトル演算モ
ードの時， Cj＝γｊ＝tanh-1 2-j でありQ,Sj,Ti,Uiは演算の種類とYi,Ziの符号ビットか
ら生成され，第４図に示されるテーブルに基づき１（加
算）または−１（減算）の値をとる。すなわち第４図は
CORDIC演算部１の加減算器への信号線のデコーダに関す
るテーブルであり，演算モードとYiおよびZiレジスタの
MSB（最上位ビット）符号とを入力として加減算器が加
算モードをとるか減算モードをとるかを決定する。
ードの時， Cj＝γｊ＝tanh-1 2-j でありQ,Sj,Ti,Uiは演算の種類とYi,Ziの符号ビットか
ら生成され，第４図に示されるテーブルに基づき１（加
算）または−１（減算）の値をとる。すなわち第４図は
CORDIC演算部１の加減算器への信号線のデコーダに関す
るテーブルであり，演算モードとYiおよびZiレジスタの
MSB（最上位ビット）符号とを入力として加減算器が加
算モードをとるか減算モードをとるかを決定する。
この第４図のテーブルに従って基本式（１）〜（３）
におけるSi,Ti,Uiを決定すると， Ｘ＝０のとき,Si＝１ Ｘ＝１のとき,Si＝−１ Ｙ＝０のとき,Ti＝１ Ｙ＝１のとき,Ti＝−１ Ｚ＝０のとき,Ui＝１ Ｚ＝１のとき,Ui＝−１ となる。
におけるSi,Ti,Uiを決定すると， Ｘ＝０のとき,Si＝１ Ｘ＝１のとき,Si＝−１ Ｙ＝０のとき,Ti＝１ Ｙ＝１のとき,Ti＝−１ Ｚ＝０のとき,Ui＝１ Ｚ＝１のとき,Ui＝−１ となる。
これら３つの基本式を並列的に処理するための演算部
１の詳細な構成が第５図に示される。この演算部１は大
略的には基本演算部と入出力レジストとによって構成さ
れており，基本演算部はマルチプレクサ101,106,108,レ
ジスタ102,105,107,シフタ103,104,アンドゲート109,11
0,加減算器111,112,113,パイプラインレジスタ114等を
含み構成される。
１の詳細な構成が第５図に示される。この演算部１は大
略的には基本演算部と入出力レジストとによって構成さ
れており，基本演算部はマルチプレクサ101,106,108,レ
ジスタ102,105,107,シフタ103,104,アンドゲート109,11
0,加減算器111,112,113,パイプラインレジスタ114等を
含み構成される。
Xoレジスタ116,Yoレジスタ117,およびZoレジスタ118
は，基本演算部により基本式（１）〜（３）の演算を行
うために，初期値Xo,Yo,ZoをRAM3からそれぞれ読み出し
て基本演算部に設定するための入力レジスタである。
は，基本演算部により基本式（１）〜（３）の演算を行
うために，初期値Xo,Yo,ZoをRAM3からそれぞれ読み出し
て基本演算部に設定するための入力レジスタである。
Xnレジスタ119,Ynレジスタ120,およびZnレジスタ121
は基本演算部での基本式（１）〜（３）の演算結果
Xi+1,Yi+1,Zi+1をマルチプレクサ122を介してRAM3に格
納するための出力レジスタである。
は基本演算部での基本式（１）〜（３）の演算結果
Xi+1,Yi+1,Zi+1をマルチプレクサ122を介してRAM3に格
納するための出力レジスタである。
この演算部１での演算動作について以下に説明する。
基本式（１）は,Xレジスタ102から出力されるXiと,Yレ
ジスタ105から出力されるYiをシフタ104（シフト量ｊ
（ｉ））ビット）を通して得られるYi・2-jとを加減算
器111で加減算することによって実現される。加減算器1
11はSi＝１で加算,Si＝−１で減算となる。この演算結
果として加減算器111から出力されるXi+1はマルチプレ
クサ101の入力ａを通して元のＸレジスタ102に次のクロ
ックCLKの立上りで取り込まれ，次の演算に用いられ
る。ここで基本式（１）中のＱは演算の種類に応じて０
または１となる数であり,AND回路109,110で実現される
ものであり，例えば回転移動モードではＱ＝１である。
基本式（１）は,Xレジスタ102から出力されるXiと,Yレ
ジスタ105から出力されるYiをシフタ104（シフト量ｊ
（ｉ））ビット）を通して得られるYi・2-jとを加減算
器111で加減算することによって実現される。加減算器1
11はSi＝１で加算,Si＝−１で減算となる。この演算結
果として加減算器111から出力されるXi+1はマルチプレ
クサ101の入力ａを通して元のＸレジスタ102に次のクロ
ックCLKの立上りで取り込まれ，次の演算に用いられ
る。ここで基本式（１）中のＱは演算の種類に応じて０
または１となる数であり,AND回路109,110で実現される
ものであり，例えば回転移動モードではＱ＝１である。
基本式（２）についても同様にして演算され,Xレジス
タ102のXiをシフタ103でシフトして得たＸ・2-jとＹレ
ジスタ105からのYiとを加減算器112で加減算してYi+1を
生成する。
タ102のXiをシフタ103でシフトして得たＸ・2-jとＹレ
ジスタ105からのYiとを加減算器112で加減算してYi+1を
生成する。
基本式（３）については,Zレジスタ107から出力され
るZiと定数ROM4から出力される定数とを加減算器113で
加減算することにより得られ，その演算結果Zi+1は次の
演算のためにマルチプレクサ108の入力ａを通してＺレ
ジスタ107に再び戻される。
るZiと定数ROM4から出力される定数とを加減算器113で
加減算することにより得られ，その演算結果Zi+1は次の
演算のためにマルチプレクサ108の入力ａを通してＺレ
ジスタ107に再び戻される。
以上の漸化式（１）〜（３）の演算はｉ＝０〜31まで
繰り返して実行され，この間，マルチプレクサ101,106,
108は常に入力ａ側が選ばれるように制御される。この
繰返し演算の初期値Xo,Yo,ZoはそれぞれRAM3から読み出
されてレジスタ116,117,118に保持されており，繰返し
演算の初めにマルチプレクサ101,106,108の入力ｃを通
してレジスタ102,105,107にそれぞれロードされる。
繰り返して実行され，この間，マルチプレクサ101,106,
108は常に入力ａ側が選ばれるように制御される。この
繰返し演算の初期値Xo,Yo,ZoはそれぞれRAM3から読み出
されてレジスタ116,117,118に保持されており，繰返し
演算の初めにマルチプレクサ101,106,108の入力ｃを通
してレジスタ102,105,107にそれぞれロードされる。
Ｘレジスタ102はマルチプレクサ101が入力ａを選択す
れば一つ前の演算結果Xnが入力され、入力ｂならば一つ
前の演算結果Ynが，入力ＣならばXoレジスタ116から初
期値Xoが入力される。またＹレジスタ105はマルチプレ
クサ106が入力ａを選択すれば一つ前の演算結果Ynが入
力され、入力ｂならば一つ前の演算結果Xnが，入力ｃな
らばYoレジスタ117から初期値Yoが入力される。同様に,
Zレジスタ107はマルチプレクサ108が入力ａを選択すれ
ば一つ前の演算結果Znが，入力ｃならばZoレジスタ118
から初期値Zoが入力される。
れば一つ前の演算結果Xnが入力され、入力ｂならば一つ
前の演算結果Ynが，入力ＣならばXoレジスタ116から初
期値Xoが入力される。またＹレジスタ105はマルチプレ
クサ106が入力ａを選択すれば一つ前の演算結果Ynが入
力され、入力ｂならば一つ前の演算結果Xnが，入力ｃな
らばYoレジスタ117から初期値Yoが入力される。同様に,
Zレジスタ107はマルチプレクサ108が入力ａを選択すれ
ば一つ前の演算結果Znが，入力ｃならばZoレジスタ118
から初期値Zoが入力される。
加減算器111〜113による演算結果Xn,Yn,Znは次の演算
のために用いられる他，外部のデータRAM3に記憶させる
ために一時的にレジスタ119〜121に蓄えられる。これは
同時に出力される演算結果Xn,Yn,Znを一度にデータRAM3
に書き込めないためである。同様に,RAM3から一度に初
期値Xo,Yo,Zoを読み出せないため３つの入力レジスタ11
6〜118が用意されている。
のために用いられる他，外部のデータRAM3に記憶させる
ために一時的にレジスタ119〜121に蓄えられる。これは
同時に出力される演算結果Xn,Yn,Znを一度にデータRAM3
に書き込めないためである。同様に,RAM3から一度に初
期値Xo,Yo,Zoを読み出せないため３つの入力レジスタ11
6〜118が用意されている。
第３図の６種類の演算を実行するためには演算部１に
ついて次のような各種の制御が必要となる。
ついて次のような各種の制御が必要となる。
マルチプレクサ101,106,108については，初期値Xo,
Yo,Zoとしてどの値を用いるかを制御する。ｉ＝０〜31
における繰返し演算中は基本式（１）〜（３）を実現す
るために入力ａ側が選択されるように制御される。
Yo,Zoとしてどの値を用いるかを制御する。ｉ＝０〜31
における繰返し演算中は基本式（１）〜（３）を実現す
るために入力ａ側が選択されるように制御される。
Ｘレジスタについては，乗算モードおよび除算モー
ドでは基本式（１）においてSi＝0,Q＝１として， Xi+1＝Xi ……（４） にしなけれはならない。これはＸレジスタ102に入力さ
れるクロックCLKを強制的に止めることにより実現で
き，よってこのモードではＸレジスタ102のクロックCLK
の停止制御が必要となる。その他の演算モードではＹレ
ジスタ105,Zレジスタ107と同様に常時，クロックCLKを
入力させておく。
ドでは基本式（１）においてSi＝0,Q＝１として， Xi+1＝Xi ……（４） にしなけれはならない。これはＸレジスタ102に入力さ
れるクロックCLKを強制的に止めることにより実現で
き，よってこのモードではＸレジスタ102のクロックCLK
の停止制御が必要となる。その他の演算モードではＹレ
ジスタ105,Zレジスタ107と同様に常時，クロックCLKを
入力させておく。
シフタ103,104については，右シフトのシフト量ｊ
を制御することが必要である。
を制御することが必要である。
加減算器111,112,113については，基本式（１）〜
（３）の繰返し演算において，第４図のテーブルに従い
加算あるいは減算のモード選択の制御が必要となる。こ
れは演算モードの種類とＹレジスタ105,Zレジスタ107の
符号ビット（最上位ビットMSB）とに基づき決定され，
繰返し演算の一回毎に変化する。
（３）の繰返し演算において，第４図のテーブルに従い
加算あるいは減算のモード選択の制御が必要となる。こ
れは演算モードの種類とＹレジスタ105,Zレジスタ107の
符号ビット（最上位ビットMSB）とに基づき決定され，
繰返し演算の一回毎に変化する。
AND回路109,110については，回転移動モードおよび
ベクトルモードにおける±90゜の回転変換が，基本式
（１），（２）においてｊ＝0,Q＝０とした。
ベクトルモードにおける±90゜の回転変換が，基本式
（１），（２）においてｊ＝0,Q＝０とした。
Xi+1＝Si・Yi ……（５） Yi+1＝Ti・XI ……（６） で表されるため，これらのモードで式（５），（６）を
実現するようにAND回路109,110を閉じて基本式（１），
（２）の第１項目を０とする制御が必要となる。
実現するようにAND回路109,110を閉じて基本式（１），
（２）の第１項目を０とする制御が必要となる。
定数ROM4については，演算モードの種類に応じて基
本式（３）の３種類の定数θj,αj,γｊを選択して読み
出すように制御することが必要となる。
本式（３）の３種類の定数θj,αj,γｊを選択して読み
出すように制御することが必要となる。
その他，入力データXo,Yo,Zoと出力データXn,Yn,Zn
をレジスタ−RAM間で転送するために，データRAM3のア
ドレス指定・読出し／書込み信号と入力レジスタ116〜1
18へのクロック供給，マルチプレクサ122での出力デー
タの選択などの制御が必要となる。
をレジスタ−RAM間で転送するために，データRAM3のア
ドレス指定・読出し／書込み信号と入力レジスタ116〜1
18へのクロック供給，マルチプレクサ122での出力デー
タの選択などの制御が必要となる。
これらの演算部１の制御はプロセッサ制御部２によっ
て機械語レベルのユーザプログラムに基づいて実行され
る。このユーザプログラムにおけるマクロ命令からなる
演算命令セットは第３図の各演算モードに対応するよう
に定義されており，演算モードの指定，入力データセレ
クタの指定，および６つの入出力データのメモリ番地指
定によって構成される。この演算命令フォーマットの一
例が第７図に示される。
て機械語レベルのユーザプログラムに基づいて実行され
る。このユーザプログラムにおけるマクロ命令からなる
演算命令セットは第３図の各演算モードに対応するよう
に定義されており，演算モードの指定，入力データセレ
クタの指定，および６つの入出力データのメモリ番地指
定によって構成される。この演算命令フォーマットの一
例が第７図に示される。
この演算命令フォーマットは８つのワードW0〜W7から
なり，ワードW0,W1における各命令の意味は以下の通り
である。
なり，ワードW0,W1における各命令の意味は以下の通り
である。
演算モード…６種類の演算を指定 000 回転移動モード 001 ベクトルモード 010 乗算モード 011 除算モード 100 ハイパボリック回転モード 101 ハイパボリックベクトルモード ルート処理 ０ 通常のハイバポリックベクトルモード １ Xo,Yoの場合（tanh-1は正しくない） スタート／エンド 命令が最初のステップの場合，スタートが1,最後の場
合，エンドが1,その他は両ビットとも０ Ｘセレクタ（マルチプレクサ101の入力選択） 00 内部Ｘレジスタ（出力Xn）を選択 01 内部Ｙレジスタ（出力Yn）を選択 10 RAMデータ（アドレス２）を選択 Ｙセレクタ（マルチプレクサ106の入力選択） 00 内部Ｙレジスタ（出力Yn）を選択 01 内部Ｘレジスタ（出力Xn）を選択 10 RAMデータ（アドレス３）を選択 Ｚセレクタ（マルチプレクサ108の入力選択） ０ 内部Ｚレジスタ（出力Zn）を選択 １ RAMデータ（アドレス４）を選択 ワードW2〜W4は，入力データXo,Yo,ZoのRAM3からの読
出しアドレスであり，ワードW5〜W7は出力データXn,Yn,
ZnのRAM3への書込みアドレスである。
合，エンドが1,その他は両ビットとも０ Ｘセレクタ（マルチプレクサ101の入力選択） 00 内部Ｘレジスタ（出力Xn）を選択 01 内部Ｙレジスタ（出力Yn）を選択 10 RAMデータ（アドレス２）を選択 Ｙセレクタ（マルチプレクサ106の入力選択） 00 内部Ｙレジスタ（出力Yn）を選択 01 内部Ｘレジスタ（出力Xn）を選択 10 RAMデータ（アドレス３）を選択 Ｚセレクタ（マルチプレクサ108の入力選択） ０ 内部Ｚレジスタ（出力Zn）を選択 １ RAMデータ（アドレス４）を選択 ワードW2〜W4は，入力データXo,Yo,ZoのRAM3からの読
出しアドレスであり，ワードW5〜W7は出力データXn,Yn,
ZnのRAM3への書込みアドレスである。
プロセッサ制御部２の詳細な構成が第６図に示され
る。第６図において，固定シーケンサ205は固定シーケ
ンスプログラムカウンタ201,固定シーケンスデコーダ20
2,パイプラインレジスタ203によって構成される。209は
スタートフラグレジスタ,210はスタートアドレスレジス
タ,211はオーバフロー状態フラグレジスタである。
る。第６図において，固定シーケンサ205は固定シーケ
ンスプログラムカウンタ201,固定シーケンスデコーダ20
2,パイプラインレジスタ203によって構成される。209は
スタートフラグレジスタ,210はスタートアドレスレジス
タ,211はオーバフロー状態フラグレジスタである。
ユーザプログラムカウンタ204は繰り返し行う演算ｉ
＝０〜31のうちの何ステップ目かを指定する信号が９−
３を出力するカウンタであり，固定シーケンサ205から
の制御信号UP/DWNによってカウント値のアップ／ダウン
が可能に構成されている。ユーザプログラムカウンタ20
4の出力信号PGA9−３はユーザプログラムメモリ５にア
ドレス入力されている。ユーザプログラムメモリ５には
また固定シーケンサ205から出力信号PGA2−０がアドレ
ス入力されている。この出力信号PGA2−０は第７図図示
の演算命令の何ワード目かを指定するアドレス信号であ
る。
＝０〜31のうちの何ステップ目かを指定する信号が９−
３を出力するカウンタであり，固定シーケンサ205から
の制御信号UP/DWNによってカウント値のアップ／ダウン
が可能に構成されている。ユーザプログラムカウンタ20
4の出力信号PGA9−３はユーザプログラムメモリ５にア
ドレス入力されている。ユーザプログラムメモリ５には
また固定シーケンサ205から出力信号PGA2−０がアドレ
ス入力されている。この出力信号PGA2−０は第７図図示
の演算命令の何ワード目かを指定するアドレス信号であ
る。
ユーザプログラムメモリ５には第７図の演算命令が格
納されており、ユーザプログラムメモリ５からの出力信
号PGA9−３および固定シーケンサ205からの出力信号PGA
2−０をアドレスとして命令が読み出される。すなわち
何ステップ目の演算命令の何ワード目かが指定されてそ
の命令が読み出される。読み出された命令はオペレーシ
ョンレジスタ206,セレクタレジスタ207に送られるとと
もに，データRAM3にアドレス入力される。
納されており、ユーザプログラムメモリ５からの出力信
号PGA9−３および固定シーケンサ205からの出力信号PGA
2−０をアドレスとして命令が読み出される。すなわち
何ステップ目の演算命令の何ワード目かが指定されてそ
の命令が読み出される。読み出された命令はオペレーシ
ョンレジスタ206,セレクタレジスタ207に送られるとと
もに，データRAM3にアドレス入力される。
オペレーションレジスタ206は固定シーケンサ205らの
信号PGD5−０に応じて演算命令セットの第１ワード目W0
を保持するレジスタであり，またセレクタレジスタ207
は演算命令セットの第２ワード目W1を保持するレジスタ
である。
信号PGD5−０に応じて演算命令セットの第１ワード目W0
を保持するレジスタであり，またセレクタレジスタ207
は演算命令セットの第２ワード目W1を保持するレジスタ
である。
この制御部２ではユーザプログラムメモリ５へのアド
レス指定を行って演算命令を読み出し，それにしたがっ
て演算モードのフェッチ，入力データXo,Yo,Xoのレジス
タ116〜118への書込み，あるいは出力データXn,Yn,Znの
データRAM3への転送等を固定シーケンサ205によって実
行するものであり，その詳細な動作が以下に説明され
る。
レス指定を行って演算命令を読み出し，それにしたがっ
て演算モードのフェッチ，入力データXo,Yo,Xoのレジス
タ116〜118への書込み，あるいは出力データXn,Yn,Znの
データRAM3への転送等を固定シーケンサ205によって実
行するものであり，その詳細な動作が以下に説明され
る。
すなわち，この制御部２が行う制御は大きく分けて
（ｉ）入力データXo,Yo,ZoのデータRAM3から入力レジス
タ116〜118への転送，（ii）基本式（１）〜（３）の繰
返し演算，（iii）出力データXn,Yn,Znの出力レジスタ1
19〜121からデータRAM3への転送の３つであり，以下こ
の順に説明する。
（ｉ）入力データXo,Yo,ZoのデータRAM3から入力レジス
タ116〜118への転送，（ii）基本式（１）〜（３）の繰
返し演算，（iii）出力データXn,Yn,Znの出力レジスタ1
19〜121からデータRAM3への転送の３つであり，以下こ
の順に説明する。
（ｉ）入力データのメモリから入力レジスタへの転送 データRAM3から入力レジスタ116〜118への入力データ
Xo,Yo,Zoの転送は，第７図の演算命令のワードW2〜W4が
固定シーケンサ205からの出力信号PGA2−０に応じてユ
ーザプログラムメモリ５から読み出され，このワードW2
〜W4のアドレス指定に従ってデータRAM3からデータが読
み出されて入力レジスタ116〜118に転送されることによ
り行われる。
Xo,Yo,Zoの転送は，第７図の演算命令のワードW2〜W4が
固定シーケンサ205からの出力信号PGA2−０に応じてユ
ーザプログラムメモリ５から読み出され，このワードW2
〜W4のアドレス指定に従ってデータRAM3からデータが読
み出されて入力レジスタ116〜118に転送されることによ
り行われる。
ここでは繰返し演算のうちのＮステップ目の演算命令
の実行を考えることとし，ユーザプログラムカウンタ20
4の内容がＮであるとする。一方，固定シーケンサ205か
らは演算命令のワードを表す出力信号PGA2−０が出力さ
れており，これら二つの信号によるアドレス指定によっ
てユーザプログラムメモリ５がアクセスされる。
の実行を考えることとし，ユーザプログラムカウンタ20
4の内容がＮであるとする。一方，固定シーケンサ205か
らは演算命令のワードを表す出力信号PGA2−０が出力さ
れており，これら二つの信号によるアドレス指定によっ
てユーザプログラムメモリ５がアクセスされる。
まず出力信号PGA2−０が「２」となり，それによりユ
ーザプログラムのＮステップ目のXo入力のRAMアドレス
指定データが読み出される。このアドレス指定データは
直接にデータRAM3のアドレス線に入力されており，した
がってこのアドレス指定によりデータRAM3から読み出さ
れたXo入力値が演算部１のデータバスに載せられる。次
に固定シーケンサ205からXo入力レジスタ116に書込み信
号が送られ，それによりXo入力値はXo入力レジスタ116
に書き込まれる。
ーザプログラムのＮステップ目のXo入力のRAMアドレス
指定データが読み出される。このアドレス指定データは
直接にデータRAM3のアドレス線に入力されており，した
がってこのアドレス指定によりデータRAM3から読み出さ
れたXo入力値が演算部１のデータバスに載せられる。次
に固定シーケンサ205からXo入力レジスタ116に書込み信
号が送られ，それによりXo入力値はXo入力レジスタ116
に書き込まれる。
以上と全く同様にして固定シーケンサ205の出力信号P
GA2−０を「３」，「４」とすることによりデータRAM3
中のYo入力値,Zo入力値をそれぞれYo入力レジスタ117,Z
o入力レジスタ118に書き込むことができる。
GA2−０を「３」，「４」とすることによりデータRAM3
中のYo入力値,Zo入力値をそれぞれYo入力レジスタ117,Z
o入力レジスタ118に書き込むことができる。
（ii）基本演算式（１）〜（３）の繰返し演算 繰返し演算操作では，演算命令中の演算モードおよび
入力データセレクタ部分（ワードW0,W1）に従って制御
が行われる。
入力データセレクタ部分（ワードW0,W1）に従って制御
が行われる。
まず固定シーケンサ205の出力信号PGA2−０が「０」
となり，ユーザプログラム中のＮステップ目の演算命令
のワードW0の演算モードがユーザプログラムメモリ５か
ら出力される。このワードW0の演算モードは固定シーケ
ンサ205からの書込み信号に応じてオペレーションレジ
スタ206によって取り込まれる。
となり，ユーザプログラム中のＮステップ目の演算命令
のワードW0の演算モードがユーザプログラムメモリ５か
ら出力される。このワードW0の演算モードは固定シーケ
ンサ205からの書込み信号に応じてオペレーションレジ
スタ206によって取り込まれる。
このオペレーションレジスタ206から出力される演算
モード信号は定数ROM4およびデコーダ213に入力され，
デコーダ213では演算モードの解読が行われ，それによ
り演算部１において，前述のＸレジスタ102の入力クロ
ックの停止，シフタ103,104のシフト量ｊの指定，加減
算器111〜113の加減算の制御,AND回路109,110のON/OFF
制御，定数ROM4からの読出し定数の選択などの制御が行
われる。
モード信号は定数ROM4およびデコーダ213に入力され，
デコーダ213では演算モードの解読が行われ，それによ
り演算部１において，前述のＸレジスタ102の入力クロ
ックの停止，シフタ103,104のシフト量ｊの指定，加減
算器111〜113の加減算の制御,AND回路109,110のON/OFF
制御，定数ROM4からの読出し定数の選択などの制御が行
われる。
入力データセレクタの指定は，固定シーケンサ出力信
号PGA2−０が「１」となることで，ユーザプログラムの
Ｎステップ目のワードW1がユーザプログラムメモリ５か
ら読み出され，それが固定シーケンサ205からの書込み
信号によってセレクタレジスタ207に取り込まれること
により行われる。このセレクタレジスタ207から出力さ
れるセレクタ指定信号によって演算部１のマルチプレク
サ101,106,108の入力選択制御が行われる。
号PGA2−０が「１」となることで，ユーザプログラムの
Ｎステップ目のワードW1がユーザプログラムメモリ５か
ら読み出され，それが固定シーケンサ205からの書込み
信号によってセレクタレジスタ207に取り込まれること
により行われる。このセレクタレジスタ207から出力さ
れるセレクタ指定信号によって演算部１のマルチプレク
サ101,106,108の入力選択制御が行われる。
以上のような制御が演算部１で行われることによって
基本式（１）〜（３）が計算され，ユーザプログラムカ
ウンタ204を順次にカウントアップすることによって繰
返し演算がｉ＝０〜31まで実行される。繰返し演算の最
終ステップでは，最終値Xn,Yn,Znが各加減算器111〜113
から出力されて出力レジスタ119〜121に同時に取り込ま
れる。
基本式（１）〜（３）が計算され，ユーザプログラムカ
ウンタ204を順次にカウントアップすることによって繰
返し演算がｉ＝０〜31まで実行される。繰返し演算の最
終ステップでは，最終値Xn,Yn,Znが各加減算器111〜113
から出力されて出力レジスタ119〜121に同時に取り込ま
れる。
（iii）出力データXn,Yn,Znの出力レジスタからデータR
AMへの転送 この転送は演算命令中のワードW5〜W7のアドレス指定
に従って行われる。まず固定シーケンサ出力信号PGA2−
０が「５」となり，ユーザプログラムのＮステップ目の
ワードW5のXn出力のデータメモリアドレス指定データが
ユーザプログラムメモリ５から読み出され，これがデー
タRAM3の書込みアドレスとして直接使用される。一方，
演算部１のマルチプレクサ122は出力レジスタ119を選択
するように固定シーケンサ出力信号によって制御されて
おり，よってXn出力値がデータRAM3へのデータバスに載
せられる。
AMへの転送 この転送は演算命令中のワードW5〜W7のアドレス指定
に従って行われる。まず固定シーケンサ出力信号PGA2−
０が「５」となり，ユーザプログラムのＮステップ目の
ワードW5のXn出力のデータメモリアドレス指定データが
ユーザプログラムメモリ５から読み出され，これがデー
タRAM3の書込みアドレスとして直接使用される。一方，
演算部１のマルチプレクサ122は出力レジスタ119を選択
するように固定シーケンサ出力信号によって制御されて
おり，よってXn出力値がデータRAM3へのデータバスに載
せられる。
次に固定シーケンサ205からデータRAM3に書込み信号
が出力され，それらによりデータバス上のXn出力値はデ
ータRAM3に書き込まれる。
が出力され，それらによりデータバス上のXn出力値はデ
ータRAM3に書き込まれる。
Yn,Zn出力値についても全く同様であり，出力信号PGA
2−０をそれぞれ「６」，「７」とすることによりYn出
力レジスタ120,Zn出力レジスタ121からデータRAM3への
転送を行うことができる。
2−０をそれぞれ「６」，「７」とすることによりYn出
力レジスタ120,Zn出力レジスタ121からデータRAM3への
転送を行うことができる。
以上の制御部２における制御操作は基本演算制御（i
i）と入出力データの転送制御（ｉ），（iii）とが並列
して実行されるようになっており，それにより基本演算
操作が連続して稼動率100％で行われるようになってい
る。
i）と入出力データの転送制御（ｉ），（iii）とが並列
して実行されるようになっており，それにより基本演算
操作が連続して稼動率100％で行われるようになってい
る。
すなわち，第８図に示されるように，基本演算部分を
常時稼動させるために,N番目の演算命令の演算モードの
フェッチや入力データXo,Yo,Zoの入力レジスタ116〜118
へのロードは（Ｎ−１）番目の演算命令実行中に行い，
出力データXn,Yn,ZnのデータRAM3への格納は（Ｎ＋１）
番目の演算命令実行中に行う。
常時稼動させるために,N番目の演算命令の演算モードの
フェッチや入力データXo,Yo,Zoの入力レジスタ116〜118
へのロードは（Ｎ−１）番目の演算命令実行中に行い，
出力データXn,Yn,ZnのデータRAM3への格納は（Ｎ＋１）
番目の演算命令実行中に行う。
すなわち制御の手順としては,N番目の入力データ転送
→Ｎ番目の基本演算→（Ｎ−１）番目の出力データ転送
→（Ｎ＋１）番目の入力データ転送→（Ｎ＋１）番目の
基本演算→Ｎ番目の出力データ転送…となり，ユーザプ
ログラムカウンタ204の値は基本演算から出力データ転
送への移行時において＋2,出力データ転送から入力デー
タ転送への移行時において−１とされ，これは固定シー
ケンサ205の制御信号UP/DWNによりユーザプログラムカ
ウンタ204をアップダウンさせることにより実現され
る。
→Ｎ番目の基本演算→（Ｎ−１）番目の出力データ転送
→（Ｎ＋１）番目の入力データ転送→（Ｎ＋１）番目の
基本演算→Ｎ番目の出力データ転送…となり，ユーザプ
ログラムカウンタ204の値は基本演算から出力データ転
送への移行時において＋2,出力データ転送から入力デー
タ転送への移行時において−１とされ，これは固定シー
ケンサ205の制御信号UP/DWNによりユーザプログラムカ
ウンタ204をアップダウンさせることにより実現され
る。
本発明によれば，座標逆変換プロセッサにおいて，プ
ログラム開発が容易なマクロ命令を使用しつつ，基本演
算回路を稼動率100％で動作させることができる。
ログラム開発が容易なマクロ命令を使用しつつ，基本演
算回路を稼動率100％で動作させることができる。
第１図は本発明にかかる原理ブロック図， 第２図は本発明の一実施例としての座標逆変換プロセッ
サの全体構成図， 第３図は６種類のCORDIC演算モードを説明するための
図， 第４図は演算部の加減算器における加減算モードを決定
するためのテーブル， 第５図は第２図の実施例装置における演算部の詳細な構
成を示すブロック図， 第６図は第２図の実施例装置における制御部の詳細な構
成を示すブロック図， 第７図は演算命令のフォーマットを示す図， 第８図は制御部における基本演算と入出力データ転送の
並列処理を説明するタイムチャート， 第９図は従来のマイクロプログラム方式によるプログラ
ムの一例を示す図である。 図において， １……演算部、２……制御部 ３……データRAM、４……定数ROM ５……ユーザプログラムメモリ 101,106,108,122……マルチプレクサ 102,105,107……データレジスタ 103,104……シフタ 111,112,113……加減算器 116,117,118……入力レジスタ 119,120,121……出力レジスタ 109,110……AND回路 204……ユーザプログラムカウンタ 205……固定シーケンサ 206……オペレーションレジスタ 207……セレクタレジスタ 213……デコーダ
サの全体構成図， 第３図は６種類のCORDIC演算モードを説明するための
図， 第４図は演算部の加減算器における加減算モードを決定
するためのテーブル， 第５図は第２図の実施例装置における演算部の詳細な構
成を示すブロック図， 第６図は第２図の実施例装置における制御部の詳細な構
成を示すブロック図， 第７図は演算命令のフォーマットを示す図， 第８図は制御部における基本演算と入出力データ転送の
並列処理を説明するタイムチャート， 第９図は従来のマイクロプログラム方式によるプログラ
ムの一例を示す図である。 図において， １……演算部、２……制御部 ３……データRAM、４……定数ROM ５……ユーザプログラムメモリ 101,106,108,122……マルチプレクサ 102,105,107……データレジスタ 103,104……シフタ 111,112,113……加減算器 116,117,118……入力レジスタ 119,120,121……出力レジスタ 109,110……AND回路 204……ユーザプログラムカウンタ 205……固定シーケンサ 206……オペレーションレジスタ 207……セレクタレジスタ 213……デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 安弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−178324（ＪＰ，Ａ) 特開 昭62−139043（ＪＰ，Ａ)
Claims (1)
- 【請求項１】所与の解析解をCORDIC算法により演算する
演算回路（61）と， 該演算回路（61）の動作制御をマクロ命令を用いて行う
制御回路（62）とを具備し， 該制御回路（62）はアップダウン可能なプログラムカウ
ンタ（63）を含み，該プログラムカウンタ（63）によっ
て現マクロ命令によるCORDIC演算実行中にその前後のマ
クロ命令の読出しを行ってデータのメモリ入出力処理を
並行して行うように構成された座標逆変換プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15657488A JP2741869B2 (ja) | 1988-06-24 | 1988-06-24 | 座標逆変換プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15657488A JP2741869B2 (ja) | 1988-06-24 | 1988-06-24 | 座標逆変換プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025129A JPH025129A (ja) | 1990-01-10 |
| JP2741869B2 true JP2741869B2 (ja) | 1998-04-22 |
Family
ID=15630741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15657488A Expired - Fee Related JP2741869B2 (ja) | 1988-06-24 | 1988-06-24 | 座標逆変換プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741869B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6606265B1 (ja) | 2018-12-25 | 2019-11-13 | 株式会社メルカリ | 探索装置、探索方法及び探索プログラム |
-
1988
- 1988-06-24 JP JP15657488A patent/JP2741869B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025129A (ja) | 1990-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |