JPH0444330A - 電荷転送素子の入力バイアス回路 - Google Patents
電荷転送素子の入力バイアス回路Info
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- JPH0444330A JPH0444330A JP2153597A JP15359790A JPH0444330A JP H0444330 A JPH0444330 A JP H0444330A JP 2153597 A JP2153597 A JP 2153597A JP 15359790 A JP15359790 A JP 15359790A JP H0444330 A JPH0444330 A JP H0444330A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
この発明は特に電荷転送型の遅延線、くし形フィルタ、
トランスバーサルフィルタ等の入力部等に用いられる電
荷転送素子の入力バイアス回路に関する。
トランスバーサルフィルタ等の入力部等に用いられる電
荷転送素子の入力バイアス回路に関する。
(従来の技術)
電荷転送素子の入力バイアスを制御するものとして、従
来、一般にゲート入力方式(PI I I&5pil
I方式)のCCDレジスタ(リファレンスレジスタ)と
反転増幅器を用いた入力バイアス回路が知られている。
来、一般にゲート入力方式(PI I I&5pil
I方式)のCCDレジスタ(リファレンスレジスタ)と
反転増幅器を用いた入力バイアス回路が知られている。
第3図は上記従来の電荷転送素子の入力バイアス回路の
構成を示す回路図である。入力端子11からの信号V1
nは、クロックパルス発生回路12により転送制御され
るCCDレジスタ13と、このCCDレジスタ13の一
端と他端との間に挿入された反転増幅器14とによりバ
イアスされ、CCD遅延線15にてクロックパルス発生
回路12の制御により電荷転送される。レベルシフト用
の抵抗1BによってV1n信号線とこの入力バイアス回
路が接続されている。また、クロックパルス発生回路1
2により動作するパルス生成回路17.1gが形成され
、それぞれCCDレジスタに必要な注入パルスφ81゜
制御パルスφSKMがCCDレジスタ13に供給される
ようになっている。
構成を示す回路図である。入力端子11からの信号V1
nは、クロックパルス発生回路12により転送制御され
るCCDレジスタ13と、このCCDレジスタ13の一
端と他端との間に挿入された反転増幅器14とによりバ
イアスされ、CCD遅延線15にてクロックパルス発生
回路12の制御により電荷転送される。レベルシフト用
の抵抗1BによってV1n信号線とこの入力バイアス回
路が接続されている。また、クロックパルス発生回路1
2により動作するパルス生成回路17.1gが形成され
、それぞれCCDレジスタに必要な注入パルスφ81゜
制御パルスφSKMがCCDレジスタ13に供給される
ようになっている。
′iaJ図(a)、(b)はそれぞれ、上記第3図のC
CDレジスタ13の回路の動作を示すポテンシャル図で
あり、第5図に示すCCDレジスタI3に供給される各
パルスのタイミングチャート中のある状態を示すもので
ある。なお、CCDレジスタ13は、高濃度の拡散領域
41.49.54とその間に形成されたゲート電極42
〜48.50〜53からなり、第4図の上側に第3図回
路の構成との接続関係を示す。
CDレジスタ13の回路の動作を示すポテンシャル図で
あり、第5図に示すCCDレジスタI3に供給される各
パルスのタイミングチャート中のある状態を示すもので
ある。なお、CCDレジスタ13は、高濃度の拡散領域
41.49.54とその間に形成されたゲート電極42
〜48.50〜53からなり、第4図の上側に第3図回
路の構成との接続関係を示す。
以下、′IB4図を参照し第3図に示す従来の入力バイ
アス回路の動作を説明する。
アス回路の動作を説明する。
第4図(a)の状態のとき、CCDレジスタ13には、
C3ゲート45における“H”レベルのポテンシャル5
5と設定電圧VIBで決まるG1ゲート43のポテンシ
ャル5Bとの差で与えられる電荷Qlが注入される。よ
って、電荷QIを電圧VIBに応じて変化させることが
できる。このような電荷注入法をゲート入力方式または
Fi l l&sp111人力刃式という。この第4図
(a)の状態のとき、フローティング拡散領域49(F
D)では電荷QOが取出される。
C3ゲート45における“H”レベルのポテンシャル5
5と設定電圧VIBで決まるG1ゲート43のポテンシ
ャル5Bとの差で与えられる電荷Qlが注入される。よ
って、電荷QIを電圧VIBに応じて変化させることが
できる。このような電荷注入法をゲート入力方式または
Fi l l&sp111人力刃式という。この第4図
(a)の状態のとき、フローティング拡散領域49(F
D)では電荷QOが取出される。
第4図(b)の状態のときには、電荷Qlがフローティ
ング拡散領域49(FD)に注ぎ込まれ、昇圧電圧VG
Gが印加される拡散領域54のCCDドレインに電荷Q
Oが排出される。すなわち、FDではQlの流入とQO
の流出とが交互に行われる。その差が容量CF’Dによ
り積分され、所定電圧VFDが決まる。これを次式に示
す。
ング拡散領域49(FD)に注ぎ込まれ、昇圧電圧VG
Gが印加される拡散領域54のCCDドレインに電荷Q
Oが排出される。すなわち、FDではQlの流入とQO
の流出とが交互に行われる。その差が容量CF’Dによ
り積分され、所定電圧VFDが決まる。これを次式に示
す。
従って、QO>Q Iならば、電圧VFDは高くなり、
反転増幅器14によって電圧VIBは低くなるので、人
力電荷Qlは増加する。QO<Qlならば、上記と逆に
なり入力電荷Qlは減少する。
反転増幅器14によって電圧VIBは低くなるので、人
力電荷Qlは増加する。QO<Qlならば、上記と逆に
なり入力電荷Qlは減少する。
よって、この系の安定条件はQ I −QOとなり、そ
の時の電圧VIBに安定する。
の時の電圧VIBに安定する。
上記バイアス回路によりて、バイアスされる実際の信号
電荷を転送するCCD遅延線15の最大転送可能電荷を
Qa、そのチャネル幅をWaとする。
電荷を転送するCCD遅延線15の最大転送可能電荷を
Qa、そのチャネル幅をWaとする。
このCCD遅延線15とCCDレジスタの入力形状を同
一にし、かつ入力可能電荷がQaより十分に大きいと−
すれば、最大転送可能電荷Qaはチャネル幅Waと比例
する。また、CCDCCレジスタの電荷QOは、FD(
フローティング拡散領域39)以降のチャネルの最大電
荷転送量であり、チャネル幅WOと比例する。よって、
次式が成り立つ。
一にし、かつ入力可能電荷がQaより十分に大きいと−
すれば、最大転送可能電荷Qaはチャネル幅Waと比例
する。また、CCDCCレジスタの電荷QOは、FD(
フローティング拡散領域39)以降のチャネルの最大電
荷転送量であり、チャネル幅WOと比例する。よって、
次式が成り立つ。
Q a : QO=Wa : WO−(2)これにより
、チャネル幅WOを任意に設定することにより、CCD
遅延線15の最大転送可能電荷量の一定の割合の電荷を
CCDレジスタI3に入力することができる。その時の
電圧VIBはCCD7延線15がある割合の電荷を入力
しているときの電圧であり、VIBをCCD遅延線15
の入力バイアスに用いることにより、最大電荷転送量の
任意の割合のポイントにバイアス電圧を設定することが
できる。また、製造バラツキにより、CCDの最大電荷
転送量がばらついても、上記設定された割合でバイアス
電圧を設定しているので常に最適なバイアスができるよ
うに構成されている。
、チャネル幅WOを任意に設定することにより、CCD
遅延線15の最大転送可能電荷量の一定の割合の電荷を
CCDレジスタI3に入力することができる。その時の
電圧VIBはCCD7延線15がある割合の電荷を入力
しているときの電圧であり、VIBをCCD遅延線15
の入力バイアスに用いることにより、最大電荷転送量の
任意の割合のポイントにバイアス電圧を設定することが
できる。また、製造バラツキにより、CCDの最大電荷
転送量がばらついても、上記設定された割合でバイアス
電圧を設定しているので常に最適なバイアスができるよ
うに構成されている。
ところが、上記構成のバイアス回路において、電源投入
時やその他外部要因によって、設定電圧VIBが低くな
り、VIBのポテンシャルがφSlパルスの“L“レベ
ルのポテンシャル57より低くなると、CCDレジスタ
13に電荷が注入されなくなる。すると、FDに電荷が
転送されず、電圧VFDが上昇する。VFDが上昇する
と、反転増幅器14の出力である電圧VIBはますます
低下し、VIBのポテンシャル56はφSlパルスの“
L°レベルのポテンシャル57以下で固定されてしまい
、入力バイアス電圧が生成されないという欠点がある。
時やその他外部要因によって、設定電圧VIBが低くな
り、VIBのポテンシャルがφSlパルスの“L“レベ
ルのポテンシャル57より低くなると、CCDレジスタ
13に電荷が注入されなくなる。すると、FDに電荷が
転送されず、電圧VFDが上昇する。VFDが上昇する
と、反転増幅器14の出力である電圧VIBはますます
低下し、VIBのポテンシャル56はφSlパルスの“
L°レベルのポテンシャル57以下で固定されてしまい
、入力バイアス電圧が生成されないという欠点がある。
このような欠点の対処策としては、入力バイアス回路の
注入パルスφSlを生成するパルス生成回路17.制御
パルスφSKMを生成するパルス生成回路18をそれぞ
れ第6図、第7図に示すような構成にする。第6図及び
第7図において、61は2層ポリシリコンゲートのデプ
レッションN型MO8PET 。
注入パルスφSlを生成するパルス生成回路17.制御
パルスφSKMを生成するパルス生成回路18をそれぞ
れ第6図、第7図に示すような構成にする。第6図及び
第7図において、61は2層ポリシリコンゲートのデプ
レッションN型MO8PET 。
62、86.67及び71.73.75はデプレッショ
ンN型MO8FET 、 63. 64. 6g、
72. 74はN型MO8PET 。
ンN型MO8FET 、 63. 64. 6g、
72. 74はN型MO8PET 。
65は容量である。これらの回路はパルス生成回路17
において電圧VIBを検出し、φS1パルスの“L”レ
ベルが常にVIBより低くなるような構成になっている
。しかし、このような構成では、低電源電圧動作時等、
パルス生成回路17を高速動作させることは困難であり
、低電圧で高速動作が要求されるCCDレジスタには不
向きである。
において電圧VIBを検出し、φS1パルスの“L”レ
ベルが常にVIBより低くなるような構成になっている
。しかし、このような構成では、低電源電圧動作時等、
パルス生成回路17を高速動作させることは困難であり
、低電圧で高速動作が要求されるCCDレジスタには不
向きである。
(発明が解決しようとする課題)
このように、従来では電源投入時やその他外部要因によ
って、設定電圧VIBが低くなると、CCDレジスタに
電荷が注入されなくなり、最悪の場合、入力バイアス電
圧が生成されないという欠点があり、パルス生成回路を
改良して対処しても低電圧で高速動作が要求されるCC
Dレジスタには不向きである。
って、設定電圧VIBが低くなると、CCDレジスタに
電荷が注入されなくなり、最悪の場合、入力バイアス電
圧が生成されないという欠点があり、パルス生成回路を
改良して対処しても低電圧で高速動作が要求されるCC
Dレジスタには不向きである。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、常に最適な入力バイアス電圧を生成
するゲート入力方式のCCDレジスタを用いた電荷転送
素子の入力バイアス回路を提供することにある。
あり、その目的は、常に最適な入力バイアス電圧を生成
するゲート入力方式のCCDレジスタを用いた電荷転送
素子の入力バイアス回路を提供することにある。
[発明の構成]
(課題を解決するための手段)
この発明の電荷転送素子の入力バイアス回路は、信号電
荷がクロックパルスのタイミングで伝送されるゲート入
力方式のCCDレジスタと、前記CCDレジスタの入力
拡散領域に印加される注入パルスを発生する注入パルス
発生手段と、前記注入パルス発生手段で発生したパルス
の低(“L“)レベルを発生する低レベル信号発生手段
と、前記CCDレジスタへの入力信号のポテンシャルレ
ベルと前記低レベル信号発生手段による“Lルーベルと
を比較し、このCCDレジスタの入力信号のポテンシャ
ルレベルが常に注入パルスの“L”レベル以上に制御さ
れるポテンシャルレベル制御手段とを具備したことを特
徴としている。
荷がクロックパルスのタイミングで伝送されるゲート入
力方式のCCDレジスタと、前記CCDレジスタの入力
拡散領域に印加される注入パルスを発生する注入パルス
発生手段と、前記注入パルス発生手段で発生したパルス
の低(“L“)レベルを発生する低レベル信号発生手段
と、前記CCDレジスタへの入力信号のポテンシャルレ
ベルと前記低レベル信号発生手段による“Lルーベルと
を比較し、このCCDレジスタの入力信号のポテンシャ
ルレベルが常に注入パルスの“L”レベル以上に制御さ
れるポテンシャルレベル制御手段とを具備したことを特
徴としている。
(作用)
この発明では、ポテンシャルレベル制御手段により、入
力バイアス回路のCCDレジスタの入力部のVIBのポ
テンシャルがφS1パルスの“L”レベルのポテンシャ
ルより低くなった時、VIBのポテンシャルをφStパ
ルスの“L°レベルのポテンシャルより高くするように
制御する。
力バイアス回路のCCDレジスタの入力部のVIBのポ
テンシャルがφS1パルスの“L”レベルのポテンシャ
ルより低くなった時、VIBのポテンシャルをφStパ
ルスの“L°レベルのポテンシャルより高くするように
制御する。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図はこの発明の一実施例による電荷転送素子の入力
バイアス回路の構成を示す回路図である。
バイアス回路の構成を示す回路図である。
第4図の構成において、CCDレジスタ13と反転増幅
器I4によって出力される設定電圧VIBを変換回路1
てVIBのポテンシャルに変換し、その出力をコンパレ
ータ2の負入力端に接続する。
器I4によって出力される設定電圧VIBを変換回路1
てVIBのポテンシャルに変換し、その出力をコンパレ
ータ2の負入力端に接続する。
一方、φSlパルスの“L”レベルの電圧VLが出力さ
れる電圧発生回路3をコンパレータ2の正入力端に接続
する。コンパレータ2の出力はNチャネルのMOS P
ET 4のゲートに接続し、ドレインを十分に高い電圧
VDDに接続し、ソースをVIBの出力端に接続する。
れる電圧発生回路3をコンパレータ2の正入力端に接続
する。コンパレータ2の出力はNチャネルのMOS P
ET 4のゲートに接続し、ドレインを十分に高い電圧
VDDに接続し、ソースをVIBの出力端に接続する。
パルス生成回路17.18はそれぞれクロックパルス発
生回路12からの各クロックパルスφ2D、 φID
を入力する。
生回路12からの各クロックパルスφ2D、 φID
を入力する。
コンパレータで常にVIBのポテンシャルとφS1パル
スの″L″レベルのポテンシャルヲ比較してVIBのポ
テンシャルがφS1パルスのボテンシャルより低くなっ
た時にのみコンパレータが反転するように構成されてい
る。コンパレータが反転したときにMOS PETがオ
ンしてVIBに高い電圧がかかり、VIBのポテンシャ
ルが高くなる。
スの″L″レベルのポテンシャルヲ比較してVIBのポ
テンシャルがφS1パルスのボテンシャルより低くなっ
た時にのみコンパレータが反転するように構成されてい
る。コンパレータが反転したときにMOS PETがオ
ンしてVIBに高い電圧がかかり、VIBのポテンシャ
ルが高くなる。
VIBのポテンシャルがφS1パルスのL” レベルの
ポテンシャルより高くなると、コンパレータが再び反転
してMOS FETがオフする。これにより、この入力
バイアス回路が通常ループに戻る。
ポテンシャルより高くなると、コンパレータが再び反転
してMOS FETがオフする。これにより、この入力
バイアス回路が通常ループに戻る。
第2図に第1図の回路の具体的な構成例を示す。
クロックパルス発生回路12により動作するパルス生成
回路17及び18はそれぞれMOS FET 21〜2
8及び24〜2BでなるCMOSインバータ構成になっ
ている。
回路17及び18はそれぞれMOS FET 21〜2
8及び24〜2BでなるCMOSインバータ構成になっ
ている。
パルス生成回路17はクロックパルス発生回路12から
発生されるクロックパルスφ2Dを入力し、注入パルス
φSlを出力する。パルス生成回路18はクロックパル
ス発生回路12から発生されるクロックパルスφIDを
入力し、制御パルスφSKMを出力する。
発生されるクロックパルスφ2Dを入力し、注入パルス
φSlを出力する。パルス生成回路18はクロックパル
ス発生回路12から発生されるクロックパルスφIDを
入力し、制御パルスφSKMを出力する。
それぞれのパルスφSl、 φSKMはCCDレジス
タ13の拡散領域41. G3ゲート45に供給される
。
タ13の拡散領域41. G3ゲート45に供給される
。
CCDレジスタ13のフローティング拡散領域49(F
D)に接続され所定電圧VFDか供給される反転増幅
器14はN型のMOS PET 27と定電流源28と
の接続ノードの電位をインバータ29を介して設定電圧
VIBを出力する。この出力VIBがCCDレジスタ1
3のG1ゲート43と変換回路1に供給される。この変
換回路1はG1ゲート43と同じ2層ポリシリコンゲー
トのデプレッションN型MO8PET 29のゲートに
VIBが印加され、定電流源30により、出力はG1ゲ
ート43下のポテンシャルと同じになるように構成され
ている。
D)に接続され所定電圧VFDか供給される反転増幅
器14はN型のMOS PET 27と定電流源28と
の接続ノードの電位をインバータ29を介して設定電圧
VIBを出力する。この出力VIBがCCDレジスタ1
3のG1ゲート43と変換回路1に供給される。この変
換回路1はG1ゲート43と同じ2層ポリシリコンゲー
トのデプレッションN型MO8PET 29のゲートに
VIBが印加され、定電流源30により、出力はG1ゲ
ート43下のポテンシャルと同じになるように構成され
ている。
また、φS1パルスの″Lルベルの電圧VLが出力され
る電圧発生回路3はMOS FET 31.32.33
で構成され、パルス生成回路17と同一構成であり、φ
2Dのクロックパルスの入力端に一定電圧、例えばVD
Dを加えることにより注入パルスφSlの′L#レベル
が出力されるようになっている。
る電圧発生回路3はMOS FET 31.32.33
で構成され、パルス生成回路17と同一構成であり、φ
2Dのクロックパルスの入力端に一定電圧、例えばVD
Dを加えることにより注入パルスφSlの′L#レベル
が出力されるようになっている。
上記変換回路1%電圧発生回路3の出力はコンパレータ
2の負入力端子、正入力端子に供給され、出力がMOS
FET 4を介して帰還される。
2の負入力端子、正入力端子に供給され、出力がMOS
FET 4を介して帰還される。
上記構成の回路の動作について説明する。
CCDレジスタ13にφSt、 φSKM 、 φ
ID、 φ2Dの各パルスが加えられることにより、
このCCDレジスタ13に電荷が入力され、FDで検出
した所定電圧VFDを反転増幅器14を介してG1ゲー
ト43に帰還することにより、設定電圧VIBが生成さ
れる。このとき、コンパレータ14は常に負入力側のV
IBのポテンシャル(第4図中56)と正入力側のφS
1パルスの“L”レベルのポテンシャル(第4図中57
)を比較しているが、CCDレジスタ13に電荷が入力
されている状態では、必ずVIBのポテンシャルよりφ
S1パルスの“L“レベルのポテンシャルの方が低いの
で、コンパレータ2の出力は“Lゝレベルとなり、MO
S FET 4はオフ状態である。よって、電圧VIB
に変化を与えず、正常ループで動作する。
ID、 φ2Dの各パルスが加えられることにより、
このCCDレジスタ13に電荷が入力され、FDで検出
した所定電圧VFDを反転増幅器14を介してG1ゲー
ト43に帰還することにより、設定電圧VIBが生成さ
れる。このとき、コンパレータ14は常に負入力側のV
IBのポテンシャル(第4図中56)と正入力側のφS
1パルスの“L”レベルのポテンシャル(第4図中57
)を比較しているが、CCDレジスタ13に電荷が入力
されている状態では、必ずVIBのポテンシャルよりφ
S1パルスの“L“レベルのポテンシャルの方が低いの
で、コンパレータ2の出力は“Lゝレベルとなり、MO
S FET 4はオフ状態である。よって、電圧VIB
に変化を与えず、正常ループで動作する。
しかし、電源投入時や外部サージ等により一時的に電圧
VIBが低下し、VIBのポテンシャルがφSlパルス
の“L°レベルのポテンシャルより低くなったとき、コ
ンパレータ2が反転して“H。
VIBが低下し、VIBのポテンシャルがφSlパルス
の“L°レベルのポテンシャルより低くなったとき、コ
ンパレータ2が反転して“H。
レベルとなり、MOS PET 4はオン状態となり、
電圧VIBを上昇させる。この動作により、電圧VIB
のポテンシャルかφSlの“L°レベルのポテンシャル
を超えたとき、コンパレータ2が再び反転し、“L”レ
ベルとなり、MOS PE74はオフ状態となり、正常
ループ動作になる。
電圧VIBを上昇させる。この動作により、電圧VIB
のポテンシャルかφSlの“L°レベルのポテンシャル
を超えたとき、コンパレータ2が再び反転し、“L”レ
ベルとなり、MOS PE74はオフ状態となり、正常
ループ動作になる。
このようにすれば、設定電圧VIBのポテンシャルを常
にφSlの“L”レベルのポテンシャルより高く制御す
ることができる。
にφSlの“L”レベルのポテンシャルより高く制御す
ることができる。
また、パルス生成回路17.18の構成については第6
図、第7図の従来例のように工夫する必要がなく、簡単
な構成でよいから、十分に低電圧動作、高速動作が可能
である。また、変換回路1の出力をコンパレータ2の正
入力端子電圧発生回路3の出力をコンパレータ2の負入
力端子に接続し、MOS PET 4をPチャネル型と
しても、上記と同様の動作が可能である。
図、第7図の従来例のように工夫する必要がなく、簡単
な構成でよいから、十分に低電圧動作、高速動作が可能
である。また、変換回路1の出力をコンパレータ2の正
入力端子電圧発生回路3の出力をコンパレータ2の負入
力端子に接続し、MOS PET 4をPチャネル型と
しても、上記と同様の動作が可能である。
[発明の効果]
以上説明したようにこの発明によれば、ゲート入力方式
(Fill&5pi11)のCCDレジスタを使用し、
電源投入時や外部サージ等によりバイアス電圧が低下し
ても、コンパレータの出力によって速やかにバイアス電
圧を通常動作ループに導くので、常に正常な入力バイア
ス電圧を与えると共に、低電圧動作、高速動作が可能な
電荷転送素子の入力バイアス回路が提供できる。
(Fill&5pi11)のCCDレジスタを使用し、
電源投入時や外部サージ等によりバイアス電圧が低下し
ても、コンパレータの出力によって速やかにバイアス電
圧を通常動作ループに導くので、常に正常な入力バイア
ス電圧を与えると共に、低電圧動作、高速動作が可能な
電荷転送素子の入力バイアス回路が提供できる。
第1図はこの発明の一実施例による構成の回路図、第2
図は第1図の回路の具体的な構成例を示す回路図、第3
図は従来の電荷転送素子の入力バイアス回路の構成を示
す回路図、第4図(a)。 (b)はそれぞれゲート入力方式(Pi 11&sp1
11)のCCDレジスタの動作を示すポテンシャル図、
第5図は上記CCDレジスタに供給される各パルスのタ
イミングチャート、第6図及び第7図はそれぞれ第3図
中の一部の回路図である。 ■・・・変換回路、2・・・コンパレータ、8・・・電
圧発生回路、4・・・MOS PET S11・・・入
力端子、12・・・クロックパルス発生回路、13・・
・CCDレジスタ、14・・・反転増幅器、15・・・
CCD遅延線、1B・・・抵抗、17゜18・・・パル
ス生成回路。
図は第1図の回路の具体的な構成例を示す回路図、第3
図は従来の電荷転送素子の入力バイアス回路の構成を示
す回路図、第4図(a)。 (b)はそれぞれゲート入力方式(Pi 11&sp1
11)のCCDレジスタの動作を示すポテンシャル図、
第5図は上記CCDレジスタに供給される各パルスのタ
イミングチャート、第6図及び第7図はそれぞれ第3図
中の一部の回路図である。 ■・・・変換回路、2・・・コンパレータ、8・・・電
圧発生回路、4・・・MOS PET S11・・・入
力端子、12・・・クロックパルス発生回路、13・・
・CCDレジスタ、14・・・反転増幅器、15・・・
CCD遅延線、1B・・・抵抗、17゜18・・・パル
ス生成回路。
Claims (3)
- (1)信号電荷がクロックパルスのタイミングで伝送さ
れるゲート入力方式のCCDレジスタと、前記CCDレ
ジスタの入力拡散領域に印加される注入パルスを発生す
る注入パルス発生手段と、前記注入パルス発生手段で発
生したパルスの低(“L”)レベルを発生する低レベル
信号発生手段と、 前記CCDレジスタへの入力信号のポテンシャルレベル
と前記低レベル信号発生手段による“L”レベルとを比
較し、このCCDレジスタの入力信号のポテンシャルレ
ベルが常に注入パルスの“L”レベル以上に制御される
ポテンシャルレベル制御手段と を具備したことを特徴とする電荷転送素子の入力バイア
ス回路。 - (2)前記低レベル信号発生手段は前記注入パルス発生
手段と同一構成であり、前記クロックパルスの入力部に
一定電圧を加えることにより注入パルスの“L”レベル
を出力することを特徴とする請求項1記載の電荷転送素
子の入力バイアス回路。 - (3)前記ポテンシャルレベル制御手段は前記CCDレ
ジスタへの入力信号の電圧に応じてCCD内で起こるポ
テンシャルプロファイルと同等に変換される変換回路を
介して与えられるポテンシャルレベルと前記低レベル信
号発生手段における“L”レベルとを比較することを特
徴とする請求項1記載の電荷転送素子の入力バイアス回
路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2153597A JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
KR1019910009500A KR940006617B1 (ko) | 1990-06-12 | 1991-06-10 | 전하전송소자의 입력바이어스회로 |
US07/713,086 US5140623A (en) | 1990-06-12 | 1991-06-11 | Input bias circuit for gate input type charge transfer device for controlling the potential level of the input signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2153597A JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0444330A true JPH0444330A (ja) | 1992-02-14 |
JPH0821712B2 JPH0821712B2 (ja) | 1996-03-04 |
Family
ID=15565969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2153597A Expired - Fee Related JPH0821712B2 (ja) | 1990-06-12 | 1990-06-12 | 電荷転送素子の入力バイアス回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5140623A (ja) |
JP (1) | JPH0821712B2 (ja) |
KR (1) | KR940006617B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5376906A (en) * | 1992-10-21 | 1994-12-27 | Kabushiki Kaisha Toshiba | CCD filter having comb-shaped characteristics |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2973650B2 (ja) * | 1991-10-08 | 1999-11-08 | ソニー株式会社 | 電荷転送装置の出力回路 |
JP3208829B2 (ja) * | 1992-04-06 | 2001-09-17 | ソニー株式会社 | 電荷結合装置 |
US5929471A (en) * | 1997-05-30 | 1999-07-27 | Dalsa, Inc. | Structure and method for CCD sensor stage selection |
JP3947308B2 (ja) * | 1998-06-17 | 2007-07-18 | 沖電気工業株式会社 | 半導体集積回路 |
US7109784B2 (en) * | 2004-06-17 | 2006-09-19 | Kenet, Inc. | Gate bias circuit for MOS Charge Coupled Devices |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3999171A (en) * | 1975-11-17 | 1976-12-21 | Texas Instruments Incorporated | Analog signal storage using recirculating CCD shift register with loss compensation |
US4156818A (en) * | 1975-12-23 | 1979-05-29 | International Business Machines Corporation | Operating circuitry for semiconductor charge coupled devices |
US4139784A (en) * | 1977-08-02 | 1979-02-13 | Rca Corporation | CCD Input circuits |
US4503550A (en) * | 1982-07-01 | 1985-03-05 | Rca Corporation | Dynamic CCD input source pulse generating circuit |
US4574384A (en) * | 1982-08-25 | 1986-03-04 | Hitachi, Ltd. | Signal transfer system using a charge transfer device |
JPS59132669A (ja) * | 1983-01-20 | 1984-07-30 | Sony Corp | 電荷転送装置 |
US5210777A (en) * | 1989-04-17 | 1993-05-11 | Sony Corporation | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation |
-
1990
- 1990-06-12 JP JP2153597A patent/JPH0821712B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-10 KR KR1019910009500A patent/KR940006617B1/ko not_active IP Right Cessation
- 1991-06-11 US US07/713,086 patent/US5140623A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5376906A (en) * | 1992-10-21 | 1994-12-27 | Kabushiki Kaisha Toshiba | CCD filter having comb-shaped characteristics |
Also Published As
Publication number | Publication date |
---|---|
US5140623A (en) | 1992-08-18 |
KR940006617B1 (ko) | 1994-07-23 |
JPH0821712B2 (ja) | 1996-03-04 |
KR920001845A (ko) | 1992-01-30 |
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