JPH0443461A - 行列乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は特に画像圧縮処理に用いて好適な行列乗算回
路に関する。

「従来の技術」 画像処理においては、原画像データの行列（マトリック
ス）に対し、いわゆる直交変換を施すことにより、情報
の圧縮が行われる。この直交変換の１つとして、Ｄ　Ｃ
’ｒ　（Ｄ　１ｓｃｒｅＬｅ　Ｃｏｓｉｎｅ　Ｔ　ｒａ
ｎａｆｏｒｅ；離散コサイン変換）が知られている。

ここで、ＤＣＴについて、説明する。ＮＸＮ個（Ｎは整
数）の画像データ（この画像データは対応する画素の輝
度および色を表す）のマトリックスをｆ（ｉｊＸｉ＝　
１〜Ｎ、ｊ＝１−Ｎ）とすると、これに対するＤＣＴ正
変換値Ｆ　ｂ（ｕ、ｖ）は、下記式（１）のように与え
られる。

Ｐｔ＞（ｕ、ｖ） Ｎ”　　　　　　ｉ＝１　　３＝１ ・・・・・・（１） ただし、ここで、 ｕ−１−Ｎ　　、　　ｖ＝Ｉ〜Ｎ Ｃ（ｕ）−１／　ＦＴａｔ　　Ｌｉ＝　１Ｃ（ｕ）＝　
１　　　　　　　　、ａｔ　　ｕ＝２〜ＮＣ（ｕ）＝　
１　／　ＦＴａｔ　　ｕ＝　１Ｃ（ｕ）＝　ｌ　　　　
　　　　ａｔ　　ｕ＝　２〜Ｎまた。ＡｉｕおよびＡ　
ｉｖは、各々、ウオルシュ関数であり、下記のように与
えられる。

そして、ＤＣＴ正変換値Ｆ　ｂ（ｕ、ｖ）（ｕ＝　ｌ　
−Ｎ　、ｖ＝Ｉ−Ｎ）が与えられた場合、下記式（２）
に示すＤＣＴ逆変換式により元の画像データ行列ｒ（ｉ
、Ｄ（ｉ＝　１−Ｎ、ｊ＝　ｌ〜Ｎ）を復元することが
できる。

ｆ（ｉ、ｊ） Ｎ ＝Σ　・　Σ　Ｃ（ｕ）・　Ｃ（ｖ）・　Ｆｂ（ｕ、■
）・　Ａｉｕ−Ａｊｖｕｎ　　ｖ＝１ ・・・・・・（２） 上記式（１）において、Ｆ　ｂ（ｕ、ｖ）（ｕ＝　１〜
Ｎ　、ｖ＝１−Ｎ）は、元の画像を構成する各空間周波
数成分の係数に等しい。これらの係数を用いて上記式（
２）の逆変換を施し、画像データｆ（ｉ、ｊ）を求める
ことにより、元の画像が忠実に再現される。しかし、実
際には画像の統計的性質によりこれらの係数ｒ（ｉ、ｊ
）（ｉ＝　１−Ｎ　、ｊ＝　１−Ｎ）の内で視覚上重要
な直流成分および低次の成分に電力集中が起き、一方、
視覚上さほど重要でない高次の成分は低電力となる。そ
こで、低次の成分に多くのビットを割り当て、高次の成
分には比較的少ないビットを割り当てるかまたは全く伝
送信しないという処理を施して送信し、受信先にて上記
式（２）の逆変換を行って画像を再生することで、画像
データを伝送する場合におけるデータ量の縮減が行われ
る。

なお、このようなりＣＴを用いた画像圧縮処理について
は、例えば、特開昭６２−３１４７３号公報で説明され
ている。

「発明が解決しよっと４°る課題」 ところで、上記直交変換は、一般に、原画像データを行
列化し、この行列に対して直交変換用の係数行列を乗算
することによって行われるが、この行列乗算処理を実行
するには、大規模なノ１−ドウエアを必要とし、しかも
、演算時間が長くかかつてしまう。一般には、原画像デ
ータ行列を幾つかの小ブロックに分割し、各小ブロツク
毎に、画像圧縮処理を行う方法が行われているが、この
方法の場合、必要とするハードウェアを小規模にするこ
とはできても、乗算に要する時間は短縮されないという
問題があった。また、画像圧縮処理の分野においては、
必要とするハードウェアの小規模化、演算処理の高速化
といった要求の他、さらに、希望する画像精度あるいは
圧縮度合に合わせ、原画像を所望のサイズのブロックに
分割して画像圧縮処理を行いたいという要求があった。

この発明は上述した事情に鑑みてなされたもので、必要
とするハードウェアが小規模で済み、かつ、乗算処理の
高速実行が可能であり、しかも、被乗算行列をブロック
分割し各ブロック毎に係数行列を乗算する場合において
は、そのブロック分割の仕方を自由に切り換えることが
可能な行列乗算回路を提供することを目的としている。

「課題を解決するための手段」 この発明は、被乗算行列を記憶し、指定された列番号に
属する各要素を被乗算列要素として出力する被乗算行列
記憶手段と、 前記被乗算列要素の列番号の指定を切り換える列番号切
換手段と、 前記被乗算行列の各列に対応した複数の記憶手段によっ
て構成され、各記憶手段を構成する各記憶領域には、所
定の係数行列における各係数の内、列番号が該記憶手段
に対応した１列分の係数要素′の各々と、前記被乗算行
列の各要素のとりうる範囲内の６値とを乗算して得られ
る各係数乗算値が記憶されており、各記憶手段に対し、
対応する被乗算列要素、および前記１列分の各係数要素
の内、乗算係数として使用するものの行番号を共にアド
レスとして入力し、前記各記憶手段から、各被乗算列要
素に対応した係数乗算値を得ろようにした並列乗算手段
と、 前記係数行列における乗算係数として使用ずろ要素の行
番号の指定を切り換える行番号切換手段と、 前記並列乗算手段における各記憶手段から出ノＪされる
各係数乗算値を加算し、出力行列の要素として出力する
加算手段と を具備することを特徴としている。

「作用」 上記構成によれば、被乗算行列における１列分の被乗算
列要素と係数行列における１行分の被乗算付要素との乗
算が並列乗算手段によって一括して行われ、各乗算結果
が加算手段によって加算されて出力行列の要素として出
力される。そして、係数行列における被乗算付要素の行
番号が、行番号切換手段によって切り換えられ、かつ、
被乗算行列における被乗算列要素の列番号が列番号切換
手段によって切り換えられることにより、出力行列の各
要素が演算される。

「実施例」 以下、図面を参照してこの発明の一実施例について説明
する。

第１図はこの発明の一実施例によるＤＣＴ用の行列乗算
回路の構成を示すブロック図である。なお、同図には、
」二足式（１）の演算の内、行列乗算ｉ＝ｌ　　　ｊ＝
１ の実行に関係する部分のみが示されている。

第１図において、１０はＤＣＴ処理すべき入力画像デー
タの行列［Ｘ　］＝　Ｘ　ｊｋ（ｊ＝　１〜Ｂ　、に＝
　１〜８）１式（３）におけるｆ（ｉ、Ｄに相当）を記
憶するＲＡＭ（ランダムアクセスメモリ）であり、所定
周期毎に入力画像データの中の８×８画素分のデータが
別途入力ソース等からサンプリング入力される。

１画素データは、ここではＮｉｎビットで構成されてお
り、例えば８ビツトである。また、ＲＡＭｌ０には、所
定周期毎に、アドレスデータとして、列番号ｊを指定す
る情報が与えられ、１列の画像データ［Ｘ　ｋ］＝　Ｘ
　ｊｋ（ｊ＝　１〜Ｂ　）が−括読み出シサれる。そし
て、この−列の画像データは、ラッチし、〜Ｌ、に取り
込まれるようになっている。ここで、ＲＡＭｌ０におけ
るアドレス切換およびラッチＬｌ−Ｌ８におけるデータ
取り込みは、この行列乗算回路が搭載されるシステムの
システムクロックの周期をＴとした場合、その３２倍の
周期Ｔ３２＝３２・Ｔ毎に発生されるクロックに同期し
て行われる。

１〜８はＲＯＭ（リードオンリメモリ）、１１は行番号
切換回路である。第２図に示すように、ＲＯＭ１〜８の
各々の記憶領域は、画像データ行列［Ｘ］＝Ｘｊｋ（ｊ
＝　１〜Ｂ、に＝　１〜Ｂ）の各行に対応して８つのセ
クタ（第０セクタ〜第７セクタ）に分割されている。各
セクタには、上述したＤＣＴ用の係数Ｃ１ｊ（ｉ＝　１
〜８　、ｊ＝　１〜８）（上記式（３）におけるａｉｕ
−ａｉｖに相当）が割り当てられている。

さらに詳述すると、ＲＯＭＩを構成する８つのセクタに
は係数Ｃｉ、（ｉ＝１〜８）が、・・・　ＲＯＭ　ｊを
構成する８つのセクタには係数Ｃ１ｊ（ｉ＝　１−８）
が、−・・、ＲＯＭＢを構成する８つのセクタには係数
Ｃ１ａ（ｉ−１〜８）が各々割り当てられている。

そして、ＲＯＭ１〜８の各々には、行番号切換回路！Ｉ
から出力される３ビツトの行番号切換データＣＴ３がセ
クタ指定データとして入力されると共に、ラッチＬｌ〜
８を介し、画像データＸ、に〜Ｘ、ｋが各々セクタ内ア
ドレスとして入力される。

第３図は係数Ｃ１ｊが割り当てられたＲＯＭｊにおける
第（ｉ−１）セクタの各記憶領域の記憶内容を示したも
のである。ここで、１画素分の画像データＸｊｋがＮｉ
ｎビット（Ｎ　ｉｎは整数）で構成されるものとすると
、画像データＸｊｋのデータ範囲は０〜（２のＮｉｎ乗
−１）となり、各セクタ内にはこのデータ範囲に対応し
て（２のＮｉｎ乗）個の記憶領域（第０番地〜第（２の
Ｎｉｎ乗−１）番地）が設けられる。そして、第２図に
示すように、セクタ内アドレス「０」に対しＣ１ｊ・０
、セクタ内アドレスｒｌＪに対しＣ１ｊ−１１・・・と
いうように、セクタ内アドレスに係数Ｃ１ｊを乗算した
値が記憶される。このようにデータを書き込んでおくこ
とにより、画像データＸｊｋがラッチＬｊを介してＲＯ
Ｍｊにセクタ内アドレスとして入力されると、ＲＯＭ　
ｊからデータＣ１ｊ−ｘｊｋが読み出される。そして、
この実施例の場合、行番号切換データＣＴ３は、周期′
ｒ４＝４・Ｔ毎に行番号切換回路１１によって切り換え
られるようになっているため、ＲＯＭ　ｊの出力データ
ハ、ソレニ従ッテ、Ｃ１ｊ−Ｘ　ｊｋ％Ｃｉ＋１・Ｘｊ
ｋ、・・・と切り換えられる。この実施例におけるＲＯ
Ｍ１〜８のアクセス時間は４・Ｔ以内となっており、上
記行番号切換データＣＴ３が切り換えられてから、それ
に対応する出力データが得られるのに４・Ｔ以内の時間
を要する。

第１図において、１２はＲＯＭ１〜８の各出力データ（
Ｎｏｕｔビットで構成される）を加算する加算回路、１
３は加算回路１２の出力データを保持するラッチである
。これらの加算回路１２およびラッチ！３について第４
図を参照して説明する。

第４図に示すように、ＲＯＭＩおよび２の出力は加算器
ＡＩによって加算され、ＲＯＭ３および４の出力は加算
器Ａ２によって加算され、ＲＯＭ５お上び６の出力は加
算器Ａ３によって加算され、ＲＯＭ７お上び８の出力は
加算器Ａ４によって加算される。これら加算器Ａｌ−Ａ
４の出力ビツト数は（ＮＯＬＩＬ＋　４　）ビットとな
っている。また、加算器ＡＩおよびＡ２の出力は加算器
Ａ５によって加算され、加算器Ａ３およびＡ４の出力は
加算４八〇によって加算される。これら加算器Ａ５、Ａ
６の出力ビツト数は（Ｎ　ｏｕｔ＋　２　）ビットとな
っている。さらに、加算ＢＡ５およびＡ６の出力は加算
器Ａ７によって加算される。この加算器Ａ７の出力ビツ
ト数は（Ｎｏｕｔ＋　３　）ビットとなっている。ここ
で、加算器ＡＩ−Ａ７の各加算速度はＲＯＭ　１〜８の
アクセスタイムと比べ充分高速である。従って、ＲＯＭ
１〜８の各出力データおよび加算器ＡＩ−Ａ７の各出力
データは、ＲＯＭ１〜８の各出力データが得られた直後
に、これら全出力のデータ位相が同一でかつ任意のデー
タを独立して選択アクセス可能な状態となる。なお、ノ
＼−ドウエアの動作速度上の制約等から上述した状態が
実現不可能な場合を想定してみると、最低限、ＲＯＭ１
〜８から出力データが入力されて加算器Δ７からその総
和が出力されるまでの所要時間が４・１゛以内であれば
、少なくとも後述の第５図に示す８ｘ８ＤＣＴの演算は
可能である。

セレクタＳＥＬの入力ポートＰＩにはＲＯＭ　１〜８の
各出力データが入力され、入力ポートＰ２には加算器Ａ
ｌ−Ａ４の各出力データが入力され、人力ボートＰ３に
は加算器Ａ５およびＡ６の出力データが人力され、人力
ボートＰ４には加算器Ａ７の出力データが入力される。

そして、セレクタＳＥＬでは制御情報Ｃ０ＮＴに従って
入力ポートが選択されるとともに、この制御情報Ｃ０Ｎ
Ｔに応じて異なる速度のセレクタクロックに同期してボ
ート内における入力データの選択、切換、および出力が
行なわれる。

セレクタＳＥＬの出力ポートから出力されたデータは順
次ラッチ１３に書き込まれる。ラッチ１３は１列分（こ
の実施例の場合、８個分）のデータの記憶領域を有し、
ラッチ１３への入力データはセレクタクロックに同期し
て各記憶領域に書き込まれる。また、入力データの書込
位置の制御は制御情報Ｃ０ＮＴに従って行なわれる。い
ま少し詳しく説明する。制御情報Ｃ０ＮＴが「０」で入
力ポートＰｌが選択された場合、前述したシステムクロ
ック　（周期Ｔ）の２倍の周波数を有するザブクロツタ
がセレクタクロックとして供給されこれにより周期Ｔ／
２毎にＲＯＭｌ−ＲＯＭ２→・・・−ＲＯＭＢというよ
うに入力元が切り換えられ出力ポートに接続される　（
もし、高速サブクロックが得られない場合、セレクタＳ
ＥＬの出力ポートを２ポート構成とし、周期Ｔ毎にＲＯ
ＭＩとＲＯＭ２−ＲＯＭ３とＲＯＭ４→・・・−ＲＯＭ
７とＲＯＭ８というように入力元を切り換え、各対人力
を２つの出力ポートにそれぞれ接続するようにすればよ
い）。また、制御情報Ｃ０ＮＴが「１）で入カポートＰ
２が選択された場合、周期Ｔ毎に加算器Ａｌ−Ａ２→Ａ
３−Ａ４と入力光が切り換えられて出力ボートに接続さ
れ、制御情報Ｃ０ＮＴが「２」で入カポ−１−Ｐ３が選
択された場合、周期２・Ｔ毎に加算器Ａ５−Ａ６と切り
換えられて出力ボートに接続され、制御情報Ｃ０ＮＴが
［３］で入カポ−）Ｐ４が選択された場合、加算器Δ７
の出力がＴ４全期間にわたり選択されて出力ボートに接
続される。ラッチ１３から出力される１列分のデータは
、順次バッファメモリ等（図示せず）へ転送され、以後
の画像処理等に利用される。

以上から、第１図に示す行列乗算回路は、■ラッチし１
〜Ｌ８へ取り込む入力データ列の設定、■行番号切換デ
ータＣＴ３の設定、および■セレクタＳＥＬの制御情報
Ｃ０ＮＴの設定により、種々の行列乗算が可能となる。

以下、この行列乗算回路の動作を説明する。

第５図（ａ　）および（ｂ　”）は、制御情報Ｃ０ＮＴ
＝ｒ３Ｊの場合を示す。

これにより例えば、８Ｘ８ＤＣＴ、すなわち、８次の１
次元ＤＣＴ ＤＣＴ（Ｙ＝　　＠　　Ｃｉｊ　−Ｘｊｋ）が実現され
る。

コニｌ これは、第５図（ａ　）に示すように、直交変換用の８
×８係数行列［Ｃ］および変換すべき８Ｘ８デ一タ行列
［Ｘ］の行列積［Ｙ］で表わされる。

第１図の構成各部がどのように動作するかを、第５図（
ｂ　）にタイムチャートとして示す。まず、データ行列
［Ｘ］の１列分の画像データ列［Ｘ　ｋ］”　Ｘ　＋に
−Ｘ　ｓｋがＲＡＭｌ０から読み出され、これらデータ
Ｘ、に−Ｘｓｋは、Ｔ３２の期間、ラッチＬ１−Ｌ８に
保持され、各々、ＲＯＭ１〜８にセクタ内にアドレスと
して供給される。そして、その間、周期Ｔ４間隔で行番
号切換データＣＴ３が「０」から「７」まで順次切り換
えられる。まず、行番号切換データＣＴ３が「０」のと
きには、上述した第２図および第３図の各ＲＯＭ内容ア
ドレスの説明から明らかなように、ＲＯＭ１〜８から各
々、Ｃ＋＋　・Ｘ　ｌｋｑ　　Ｃ、ｔ　・Ｘ　ｔｋ、−
１Ｃ，、−Ｘ、ｋが読み出され、加算回路１２に入力さ
れ、その結果、第４図に示す加算器Ａ７からこれらの総
和が出力され、セレクタＳＥＬを介し、ラッチ１３の第
１番目のメモリ位置に書き込まれる。次に、周期Ｔ４の
後、行番号切換データＣＴ３がｒｌＪに切り換えられる
と、ＲＯＭ１〜８から各々、Ｃ０・Ｘ、に、　Ｃｔｔ　
”　Ｘ　ｔｋ、・・・　Ｃｆｌ・Ｘ、ｋが読み出され、
同じく加算器Ａ７からその総和が、ラッチ１３の第２番
目のメモリ位置に書き込まれる。以下、行番号切換デー
タＣ’ｒ　３が［２」〜「７」と変わる毎に、同様の動
作が行なわれ、周期Ｔ３２の間にラッチ１３の第１〜第
８番目のメモリがすべて書き込まれ、これが出力積行列
［Ｙ］の１列分のデータ列［Ｙｋ］となる。そして、周
期Ｔ３２が切り換わると、ラッチ１３から出力データ列
［Ｙｋ］が出力され、図示しないバッファメモリ等へ転
送される。同時に、次の１列分の画像データ列［Ｘｋ＋
１１　＝　Ｘ　＋（ｋ”＋）　〜Ｘ　ｓ（ｋ”＋）が新
たに読み出されて、以後周期Ｔ３２にわたってラッチＬ
ｌ−Ｌ８に保持され、上述したデータ列［Ｘｋ］の場合
と同様の動作により、データ列［Ｘ　ｋ＋、］に対応し
た出力データ列［Ｙ　ｋ＋、］が得られ、同様にバッフ
ァメモリ等へ転送される。以下、同様の動作が行なわれ
、結局、周期Ｔ３２を８回繰り返すことにより、８ｘ８
の積行列［Ｙ］の各要素列［Ｙ　＋］・・・　［Ｙ、］
がバッファメモリ上等に順次算出されていき、最終的に
目的とする出力積行列［Ｙ］が得られる。この行列乗算
回路によれば、８×８Ｄ　Ｃ’ｒ　ｌ！ｉｉ像データ処
理か８−　’Ｉ’　：づ２．４−なわら２５６・Ｔの所
要時間で行なわれる。

この演算速度について、いま少し考察してみる。

例えば、１フレーム３５２ｘ２８Ｂ画素の画像データを
処理する場合、その総所要時間は、２５６−Ｔ−（３５
２ｘ２８８）／　（８ｘ８）＝４０５５０４・Ｔとなる
。ＮＴＳＣ基準に準拠した画像処理を行なうには、３０
フレ一ム／秒で画像圧縮を行なう必要があり、この条件
を満足するシステムクロックの周期Ｔを求めると、’ｌ
’＝８２．２０ｎｓ、すなわち周波数で１２．１６５Ｍ
Ｈｚとなる。これは現在の集積回路技術を考えた場合、
充分クリアできる数値である。

また、上述した８ｘ８行列積の演算構成は、入カデータ
列［Ｘｋｌの設定を変更すれば、他にも応用可能である
。第６図は、マスク・フィルタリングへの応用を示すも
のである。ＤＣＴのようにブロック単位で符号化する場
合には、ブロック単位でマスク・フィルタリングを行い
、量子化雑音の平滑化をする場合が多いが、第６図のよ
うに、目的データ　（ここではＸ、。）の周辺にｑ在４
゛るデータ内容をデータ列［Ｘｋｌとして整形し、上述
した８×８行列積の演算構成回路！４の［Ｘｋ］入力端
に供給するとともにこの回路１４内の係数行列内容をマ
スク・フィルタリング用に設定し直し、かつ、目的デー
タの係数乗算を行なうビットシフト手段１５および加算
器１６を設ければ、必要とする３×３マスク・フィルタ
リングが簡単に実現できる。

次に、この行列乗算回路により、４×４．２ｘ２．１×
１の各行列乗算を行なう場合について、応用例を含め、
第７図〜第９図に基づき説明する。

第７図（ａ　）および（ｂ　）は、制御情報Ｃ０ＮＴ＝
ｒ２Ｊの場合を示す。これにより４Ｘ４ＤＣＴを実現で
きる。直交変換用の４個の４Ｘ４係数行列［Ｃコ、変換
すべき４個の４×４デ一タ行列［Ｘａｌ〜［Ｘｄｌ、お
よび対応する４個の出力行列積［Ｙａコ〜［Ｙｄ］は、
第７図（ａ　）のように各々８×８範囲に配列されてい
る。第７図（ｂ　”）のタイムチャートに各部の状態変
化を示し動作を説明する。この動作は、上述した８ｘ８
ＤＣＴの動作を上位と下位に分解し必要とされる４×４
ＤＣＴの演算を並列的に行なうようにしたものである。

周期Ｔ３２の前半期間に、ＲＡＭｌ０から行列［Ｘａコ
と　［Ｘｃ］、または行列［Ｘｂコと　［Ｘｄｌの各１
列分の要素が直列につながった形で１列分の画像データ
列［Ｘｋｌとして読み出され、同後半期間に次の１列分
のデータ列［Ｘ　ｋ＋１］が新たに読み出される。行番
号切換データＣＴ３が「０」〜「３」の期間は、画像デ
ータ列［Ｘ　ｋ、］の処理が行なわれ、セレクタＳＥＬ
は、加算器Ａ５から出力されるＲＯＭ１〜４の出力の総
和、および加算器Ａ６から出力されるＲＯＭ５〜８の出
力の総和を交互に選択して−これをラッチ１３上に図示
のごとく取り込んでいき出力データ列［Ｙｋ］を形成し
ていく。行番号切換データＣＴ３が「４」〜「７」の期
間は、画像データ列［Ｘ　ｋ＋、］の処理が行われ、セ
レクタＳＥＬは、加算器Ａ５から出力されるＲＯＭ１〜
４の出力の総和、および加算４八６から出力されるＲＯ
Ｍ５〜８の出力の総和を交ＪＪ］に選択し、これをラッ
チ１３上に取り込んでいき出力データ列［Ｙ　ｋ＋、］
を形成していく。

このように周期Ｔ３２の期間に出力データ列が２列分作
成されるので、以後入力データ列として順次、データ列
［Ｘ　ｋ＋、］まで同様に入力して処理していくと、総
計１２８・Ｔの時間経過後には、４個の出力積行列　［
Ｙａ］〜［Ｙｄ］に相当する８×８範囲の出力結果がバ
ッファメモリ等に得られる。

なお、上述した８ｘ８ＤＣＴの場合と同様、周期Ｔ３２
を繰り返し動作の基本周期とし、かつ、周期Ｔ４毎に１
つの加算器出力をセレクタＳＥＬに取り込みラッチ１３
に出力していくような、様動作の４×４ＤＣＴを行なう
場合には、行番号切換データＣＴ３を周期Ｔ４毎にｒＯ
Ｊ−ｒＯＪ−ｒｌＪ　−ｒｌＪ→ｒ２Ｊ−ｒ２Ｊ→ｒ３
Ｊ−ｒ３Ｊ　−ｒＯＪ　−ｒＯＪ−・・・というように
切り換えてやればよい。この場合当然演算速度は半分に
なる。

第８図（ａ　）および（ｂ　’）は、制御情報Ｃ０ＮＴ
＝　ｒｌＪの場合を示す。これにより２Ｘ２ＤＣ′Ｉ゛
を実現できろ。直交変換用の１６個の２×２係数行列　
［Ｃ］、変換すべき１６個の２×２デ一タ行列［Ｘａ３
〜　［Ｘｐ］、および対応する１６個の出力行列積［Ｙ
　ａ］〜［Ｙ　ｐ］は、第８図（ａ　）のように各々８
×８範囲に配列されている。第８図（ｂ　）のタイムチ
ャートに各部の状態変化を示す。

これによれば、総計６４・Ｔの時間で、１６個の出力積
行列［Ｙａ］〜［Ｙｐｌの集合に相当ずろ８×８出力が
バッファメモリ等に得られる。

この場合、行番号切換データＣＴ３が「２」−「７」の
期間に利用されるＲＯＭ１〜８の内容は、行番号切換デ
ータＣＴ３．６（ｒＯＪおよびｒｌＪの場合と全く同じ
であるので、ＲＯＭ１〜８の容量を減らすべく第８図（
ａ　）の係数行列を上！／４のみ（２×２係数行列［Ｃ
］が横に４個並んだ状態）とし、行番号切換データＣＴ
３を周期Ｔ４毎に、「０」→「１」→「０」→ｒｌＪ→
・・・と切換えるようにしてもよい。

また、さらにその応用として、２５６・Ｔの期間に各々
異なる４種類の２Ｘ２ＤＣＴを同時算出させることも可
能である。第８図（ａ　）に示される係数行列を上下方
向に４分割し、４個の異なる２×２係数行列［Ｃａ］〜
［Ｃｄ］を各分割部分に各々同じものを横に４個並べた
形とする。そして、上述した係数ＲＯＭの容量を減らし
た場合と同様の処理により、まず、最初の６４・Ｔ期間
で、例えば係数行列［Ｃｄ］に関し目的とする出力積行
列の集合を得、その後、順次係数行列［Ｃｂ］、・・・
［Ｃｄ］に関し同様に処理していく。各処理毎に異なる
２Ｘ２ＤＣＴの出力積行列の集合が得られるから、これ
らをラッチ１３からバッファメモリ等へ転送する際、こ
れらが互いに独立して利用できるように別々に配置して
やればよい（なお、係数行列［Ｃａ］〜［Ｃｄ］につい
て並列的に処理しても同様の結果を得ることができるの
はいうまでもない）。

なお、２Ｘ２ＤＣＴの出力行列は、１行列についてみれ
ば、行列要素が４個であり、各要素のデータ長はこの実
施例では１６＋１ビツトであるので、特に高速性が要求
されなければ、シリアルボート出力とすることも充分可
能となる　（ただし、前述したＴ／２のサブクロックを
利用するか、または、システムクロックＴの場合セレク
タＳＥＬが２ボート出力構成となっていることが前提で
あるが）。

第９図（ａ　）　、（ｂ　）および（ｃ　）は、制御情
報Ｃ０ＮＴ＝　ｒＯＪの場合を示す。これにより１×！
の行列積演算も実行できる。その応用例としては、例え
ば第９図（ａ　）に示すような、あるベクトル基底に対
し尺度変更を施し新しいベクトル基底を生成する変換が
ある。これは第９図（ｂ　）にして表される１　６ｘｌ
　６行列［Ｃ］に対し、尺度変更用の１Ｘ１６デ一タ行
列［Ｘ、］を用意し、これらを行列乗算することにより
、尺度変更された新たなベクトル基底Ｙ１〜Ｙ、の集合
に相当する１６Ｘ１６行列［Ｃ′〕を生成するものであ
る。

第９図（ｃ　）のタイムチャートに各部の状態変化を示
す。これによれば、総計３２・Ｔの時間で、新たなベク
トル基底の集合に相当する行列［Ｃ′］がバッファメモ
リ等に得られる。この場合、セレクタＳＥＬからラッチ
１３への出力としては、８×８、すなわち６４個のデー
タが周期Ｔ３２の期間内に全て出力されることになり、
同セレクタＳＥＬは前述したＴ／２の高速サブクロック
をを利用するか、またはシステムクロックＴしか利用で
きない場合には同セレクタＳＥＬは２ポート出力構成と
することが必須となる。また、当然バッファメモリも、
特に省略等を考慮しなければ前述した８ｘ８ＤＣＴの場
合の８倍必要になる。

「発明の効果」 以上説明したように、この発明によれば、小規模で、か
つ、高速画像処理等に応用できる高速の行列乗算回路が
用意に実現できる。また、この行列乗算回路によれば、
入力データ列、ＲＯＭ切換タイミング、および出力接続
切換等の設定により、種々の行列乗算が可能となり、例
えば８×８．４×４．２ｘ２、ＩＸＩ等種々の直交変換
に対しても柔軟に対応することができるという効果が得
られる。

【図面の簡単な説明】

第１図は、この説明の一実施例による行列乗算回路の構
成を示すブロック図、 第２図は、同実施例におけるＲＯＭ１〜８の係数の割当
を示す図、 第３図は、同実施例におけるＲＯＭｊの第（ｌ−１）セ
クタの記憶内容を示す図、 第４図は、同実施例における加算回路１２およびラッチ
１３を示すブロック図、 第５図（ａ　）および（ｂ　）は、同実施例を８×８で
乗算させる場合の動作を°示す説明図およびタイムチャ
ート、 第６図は、同実施例を８×８で乗算させる場合の別の例
を示すブロック図、 第７図（ａ　）および（ｂ　）は、同実施例を４×４で
乗算させる場合の動作を示す説明図およびタイムチャー
ト、 第８図（ａ　）および（ｂ）は１、同実施例を２×２で
乗算させる場合の動作を示す説明図およびタイムチャー
ト、 第９図（ａ　）　、（ｂ　）および（ｃ　）は、同実施
例をｔｘｔで乗算させる場合の動作を示す第１、第２の
説明図およびタイムチャートであるニー１　〜Ｂ　・　
ＲＯＭ、　　Ｉ　　０−ＲＡＭ。 １１・・・行番号切換回路、１２・・・加算回路、１３
・・−ラッチ回路。

Claims (1)

1. 【特許請求の範囲】 被乗算行列を記憶し、指定された列番号に属する各要素
   を被乗算列要素として出力する被乗算行列記憶手段と、 前記被乗算列要素の列番号の指定を切り換える列番号切
   換手段と、 前記被乗算行列の各列に対応した複数の記憶手段によっ
   て構成され、各記憶手段を構成する各記憶領域には、所
   定の係数行列における各係数の内、列番号が該記憶手段
   に対応した１列分の係数要素の各々と、前記被乗算行列
   の各要素のとりうる範囲内の各値とを乗算して得られる
   各係数乗算値が記憶されており、各記憶手段に対し、対
   応する被乗算列要素、および前記１列分の各係数要素の
   内、乗算係数として使用するものの行番号を共にアドレ
   スとして入力し、前記各記憶手段から、各被乗算列要素
   に対応した係数乗算値を得るようにした並列乗算手段と
   、 前記係数行列における乗算係数として使用する要素の行
   番号の指定を切り換える行番号切換手段と、 前記並列乗算手段における各記憶手段から出力される各
   係数乗算値を加算し、出力行列の要素として出力する加
   算手段と を具備することを特徴とする行列乗算回路。