JPH0443358B2 - - Google Patents
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- JPH0443358B2 JPH0443358B2 JP58191505A JP19150583A JPH0443358B2 JP H0443358 B2 JPH0443358 B2 JP H0443358B2 JP 58191505 A JP58191505 A JP 58191505A JP 19150583 A JP19150583 A JP 19150583A JP H0443358 B2 JPH0443358 B2 JP H0443358B2
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000001444 catalytic combustion detection Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
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- 230000015654 memory Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合素子、とくに複数の垂直シフ
トレジスタと水平シフトレジスタとを有する電荷
結合素子に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a charge-coupled device, and more particularly to a charge-coupled device having a plurality of vertical shift registers and horizontal shift registers.
電荷結合素子（以後CCDと記す）は、従来か
らの高度の集積回路技術を基盤とし、その発展と
ともに急速な開発が進められ、近年固体撮像、ア
ナログ遅延線、メモリ等の各種の応用がなされる
ようになつた。特にCCDを用いた固体撮像素子
は、低消費電力、小型、軽量など多くの特徴を有
し近年その開発が盛んである。一般にCCD固体
撮像素子はフレームトランスフア型とインタライ
ン型とに分類されるが、いずれも現在、多画素、
高密度化される傾向にある。これらの固体撮像素
子は複数の垂直シフトレジスタと水平シフトレジ
スタとを有するが、多画素、高密度化にともない
水平シフトレジスタの素子ピツチが縮小化され
る。このため水平方向の密度は、通常水平シフト
レジスタの最小の素子ピツチで制限される。 Charge-coupled devices (hereinafter referred to as CCDs) are based on conventional advanced integrated circuit technology, and their development has progressed rapidly along with their advancement, and in recent years they have been used in various applications such as solid-state imaging, analog delay lines, and memories. It became like that. In particular, solid-state imaging devices using CCDs have many features such as low power consumption, small size, and light weight, and their development has been active in recent years. Generally, CCD solid-state image sensors are classified into frame transfer type and interline type, but both currently have a large number of pixels,
There is a trend toward higher density. These solid-state image sensors have a plurality of vertical shift registers and horizontal shift registers, but as the number of pixels increases and the density increases, the element pitch of the horizontal shift registers is reduced. Therefore, the horizontal density is usually limited by the minimum element pitch of the horizontal shift register.
第１図は従来の固体撮像素子の垂直シフトレジ
スタと、水平シフトレジスタとの接続部の平面図
を示している。図において、１は水平シフトレジ
スタの信号転送チヤネル、２〜４は垂直シフトレ
ジスタの信号転送チヤネル、６〜１５は水平シフ
トレジスタを構成する転送電極、１６は垂直シフ
トレジスタを構成する一転送電極、２１は垂直シ
フトレジスタの最終転送電極１６および水平シフ
トレジスタ１の転送電極６〜１０に隣接するトラ
ンスフアゲート電極である。また本素子では水平
シフトレジスタの駆動として二相駆動を仮定して
おり、水平シフトレジスタの転送電極６〜１０は
蓄積電極、１１〜１５はバリヤ電極として作用す
る。１７〜１８は蓄積電極６〜１０の間隙部に電
位バリヤを発生させるための領域である。図にお
いて、水平シフトレジスタの一素子のピツチは、
水平シフトレジスタの４つの転送電極、例えば
６，１１，７，１２の水平方向の電極長によつて
決定され、したがつて垂直シフトレジスタ２〜４
の水平方向のピツチも水平シフトレジスタの一素
子のピツチによつて決定されている。すなわち、
垂直シフトレジスタの密度は水平シフトレジスタ
の電極の最小加工寸法によつて決定されてしま
う。このため多画素、高密度化するためには従来
の素子構造では不可能である。 FIG. 1 shows a plan view of a connecting portion between a vertical shift register and a horizontal shift register of a conventional solid-state image sensor. In the figure, 1 is a signal transfer channel of the horizontal shift register, 2 to 4 is a signal transfer channel of the vertical shift register, 6 to 15 are transfer electrodes forming the horizontal shift register, 16 is one transfer electrode forming the vertical shift register, 21 is a transfer gate electrode adjacent to the final transfer electrode 16 of the vertical shift register and transfer electrodes 6 to 10 of the horizontal shift register 1; Further, in this device, two-phase drive is assumed for driving the horizontal shift register, and transfer electrodes 6 to 10 of the horizontal shift register act as storage electrodes, and electrodes 11 to 15 act as barrier electrodes. 17-18 are regions for generating a potential barrier in the gaps between the storage electrodes 6-10. In the figure, the pitch of one element of the horizontal shift register is
It is determined by the horizontal electrode lengths of the four transfer electrodes of the horizontal shift register, e.g. 6, 11, 7, 12, and therefore the vertical shift registers 2 to 4.
The horizontal pitch of is also determined by the pitch of one element of the horizontal shift register. That is,
The density of the vertical shift register is determined by the minimum processing size of the electrodes of the horizontal shift register. Therefore, it is impossible to increase the number of pixels and increase the density using the conventional device structure.
本発明の目的は、このような従来の欠点を除去
した新しい電荷結合半導体装置を提供することに
ある。 An object of the present invention is to provide a new charge-coupled semiconductor device that eliminates such conventional drawbacks.
本発明によれば、電荷結合素子による複数列の
垂直シフトレジスタ群と、該シフトレジスタ群の
信号転送方向と直角方向に配置されたＭ行の水平
シフトレジスタ群とを有し、前記垂直シフトレジ
スタ群と前記水平シフトレジスタ群の第一の水平
シフトレジスタとの間および前記Ｍ行の水平シフ
トレジスタとの間および前記Ｍ行の水平シフトレ
ジスタ間には該水平シフトレジスタの信号転送方
向と平行にトランスフアゲート電極が配置された
電荷結合半導体装置において、前記Ｍ行の水平シ
フトレジスタ間に配置されたトランスフアゲート
電極を垂直シフトレジスタの信号転送方向に複数
の電極に分け、これらの電極に転送パルスを印加
して垂直シフトレジスタ群に近い側の電極から遠
い側の電極へ電荷を転送する手段を備えたことを
特徴とする電荷結合半導体装置が得られる。 According to the present invention, the vertical shift register group has a plurality of columns of vertical shift registers made of charge-coupled devices, and a horizontal shift register group of M rows arranged in a direction perpendicular to the signal transfer direction of the shift register group, and the vertical shift register between the group and the first horizontal shift register of the horizontal shift register group, between the M rows of horizontal shift registers, and between the M rows of horizontal shift registers in parallel to the signal transfer direction of the horizontal shift registers. In a charge-coupled semiconductor device in which transfer gate electrodes are arranged, the transfer gate electrodes arranged between the M rows of horizontal shift registers are divided into a plurality of electrodes in the signal transfer direction of the vertical shift registers, and transfer pulses are applied to these electrodes. There is obtained a charge-coupled semiconductor device characterized in that it is equipped with means for applying an electric charge to transfer charges from an electrode close to the vertical shift register group to an electrode far from the vertical shift register group.
以下、図面を用いて本発明を説明する。 Hereinafter, the present invention will be explained using the drawings.
第２図は本発明による一実施例を示し、垂直シ
フトレジスタと、水平シフトレジスタとの接続部
の平面図を示している。図において、３１，３２
は第１および第２の水平シフトレジスタの信号転
送チヤネル、３３〜３７は垂直シフトレジスタの
信号転送チヤネル、３８〜４７は水平シフトレジ
スタの転送電極、４８は垂直シフトレジスタの一
転送電極、４９〜５１はそれぞれ、第１、第２お
よび第３のトランスフアゲート電極である。本素
子では２チヤネルの水平シフトレジスタの駆動と
して二相駆動を仮定しており、水平シフトレジス
タの転送電極３８〜４２は蓄積電極、４３〜４７
はバリヤ電極として作用する。５２〜５９は蓄積
電極３８〜４２の間隙部に電位バリヤを発生させ
るための領域である。本実施例では垂直シフトレ
ジスタから送られてくる信号電荷を２つの水平シ
フトレジスタに振り分けて転送する例について示
してあり、１つの垂直シフトレジスタに２つの水
平転送電極が対応して配置されている。また２つ
の水平シフトレジスタ３１，３２間には２つのト
ランスフアゲート電極５０，５１が配置されてい
る。斜線部で示される領域６０，６１はチヤネル
ストツパである。つぎに本素子の動作を説明す
る。第３図は本素子を駆動するための駆動波形の
一例を示す。まず、時刻t2において、水平シフト
レジスタの転送電極３８，４３，４０，４５，４
２，４７（φ2）をオン、転送電極３９，４４，
４１，４６（φ1）をオフ状態とする。つぎに時
刻t3においてφV4をオフすると同時に、第１のト
ランスフアゲート電極４９（φL1）をオンするこ
とにより、時刻t1において垂直シフトレジスタの
最終転送電極４８（φV4）に蓄積されていた電荷
は、第１のトランスフアゲート電極４９下へ移動
する。さらに、この電荷のうち、奇数列の垂直シ
フトレジスタ３３，３５，３７を転送された電荷
は、さらに第１のトランスフアゲート電極４９下
から水平シフトレジスタのパルスφ2がオン状態
となつている蓄積電極３８，４０，４２下へ移動
する。一方、パルスφ1はオフ状態を保持してい
るため、偶数列の垂直シフトレジスタ３４，３６
中を転送されてきた電荷は水平シフトレジスタへ
転送されることなく第１のトランスフアゲート電
極４９下に留まる。つぎに時刻t4Mにおいて第２
のトランスフアゲート電極５０に印加されるパル
スφL2がオンし、時刻t4においてパルスφ2がオフ、
パルスφ1がオン状態となると、水平シフトレジ
スタの蓄積電極３８，４０，４２下の電荷は第２
のトランスフアゲート電極５０下へ移動する。一
方、第１のトランスフアゲート電極４９下に残留
していた前記偶数列の垂直シフトレジスタ３４，
３６を転送されてきた電荷は第１の水平シフトレ
ジスタの蓄積電極３９，４１下へと移動する。こ
のときφ2はオフ状態を保つ。つぎに時刻t3で前記
第２のトランスフアゲート電極下の電荷は、パル
スφL3のオンによつて第３のトランスフアゲート
電極下へと移動する。さらにこの電荷は時刻t7に
おいてφ2がオンすることにより、第２の水平シ
フトレジスタの蓄積電極３８，４０，４２下へと
移動する。このとき前記第１の水平シフトレジス
タの蓄積電極３９，４１下に蓄積されていた信号
電荷は左方へ移動し、第１の水平シフトレジスタ
の蓄積電極３８，４０へ蓄積されるようになる
（時刻t8）。この状態で、垂直シフトレジスタ３
４，３６から転送されてきた信号電荷は第１の水
平シフトレジスタへ、垂直シフトレジスタ３３，
３５，３７から転送されてきた信号電荷は第２の
水平シフトレジスタへ蓄積されたことになる。結
局、垂直シフトレジスタの縦方向の交互の列毎に
信号電荷が２つの水平シフトレジスタに振り分け
られたことになる。したがつて、本実施例に示さ
れるような素子構成により、水平シフトレジスタ
の２電極毎に１垂直シフトレジスタを配置できる
ため、従来素子のように水平シフトレジスタの４
電極毎に１垂直シフトレジスタを配置した場合と
比べ、水平方向の密度を２倍にできる。本実施例
においては、垂直シフトレジスタからの信号電荷
を２つの水平シフトレジスタに振り分けることに
より高密度化をはかつているが、本発明の主旨を
適用することにより、３つ、あるいはそれ以上の
複数の水平シフトレジスタに信号電荷を振り分け
ることも可能である。 FIG. 2 shows an embodiment according to the present invention, and shows a plan view of a connecting portion between a vertical shift register and a horizontal shift register. In the figure, 31, 32
are signal transfer channels of the first and second horizontal shift registers; 33-37 are signal transfer channels of the vertical shift register; 38-47 are transfer electrodes of the horizontal shift register; 48 is one transfer electrode of the vertical shift register; 49-37 are signal transfer channels of the vertical shift register; 51 are first, second and third transfer gate electrodes, respectively. In this device, two-phase drive is assumed for driving a two-channel horizontal shift register, and transfer electrodes 38 to 42 of the horizontal shift register are storage electrodes, and 43 to 47 are storage electrodes.
acts as a barrier electrode. 52-59 are regions for generating a potential barrier in the gaps between the storage electrodes 38-42. This embodiment shows an example in which signal charges sent from a vertical shift register are distributed and transferred to two horizontal shift registers, and two horizontal transfer electrodes are arranged corresponding to one vertical shift register. . Furthermore, two transfer gate electrodes 50 and 51 are arranged between the two horizontal shift registers 31 and 32. Areas 60 and 61 indicated by diagonal lines are channel stoppers. Next, the operation of this device will be explained. FIG. 3 shows an example of a driving waveform for driving this element. First, at time t2 , transfer electrodes 38, 43, 40, 45, 4 of the horizontal shift register
2, 47 (φ 2 ) are turned on, transfer electrodes 39, 44,
41 and 46 (φ 1 ) are turned off. Next, at time t3 , φV4 is turned off and at the same time, the first transfer gate electrode 49 ( φL1 ) is turned on. The accumulated charges move below the first transfer gate electrode 49. Furthermore, among these charges, the charges transferred to the vertical shift registers 33, 35, and 37 in the odd columns are further accumulated when the pulse φ 2 of the horizontal shift register is turned on from below the first transfer gate electrode 49. Move below the electrodes 38, 40, 42. On the other hand, since the pulse φ 1 remains off, the vertical shift registers 34 and 36 of the even columns
The charges transferred therein remain under the first transfer gate electrode 49 without being transferred to the horizontal shift register. Next, at time t 4M, the second
The pulse φ L2 applied to the transfer gate electrode 50 is turned on, and the pulse φ 2 is turned off at time t4 .
When the pulse φ 1 turns on, the charge under the storage electrodes 38, 40, 42 of the horizontal shift register becomes the second
transfer gate electrode 50 . On the other hand, the even-numbered vertical shift registers 34 remaining under the first transfer gate electrode 49,
The charges transferred through 36 move below the storage electrodes 39 and 41 of the first horizontal shift register. At this time, φ2 remains off. Next, at time t3 , the charge under the second transfer gate electrode moves to under the third transfer gate electrode by turning on the pulse φ L3 . Furthermore, this charge moves below the storage electrodes 38, 40, and 42 of the second horizontal shift register by turning on φ 2 at time t 7 . At this time, the signal charges stored under the storage electrodes 39 and 41 of the first horizontal shift register move to the left and are stored in the storage electrodes 38 and 40 of the first horizontal shift register ( time t8 ). In this state, vertical shift register 3
The signal charges transferred from 4 and 36 are transferred to the first horizontal shift register, vertical shift register 33,
This means that the signal charges transferred from 35 and 37 are accumulated in the second horizontal shift register. As a result, signal charges are distributed to two horizontal shift registers for each vertically alternating column of the vertical shift register. Therefore, with the element configuration shown in this embodiment, one vertical shift register can be arranged for every two electrodes of the horizontal shift register, so that four horizontal shift registers can be arranged as in the conventional element.
Compared to the case where one vertical shift register is arranged for each electrode, the horizontal density can be doubled. In this embodiment, high density is achieved by distributing the signal charges from the vertical shift register to two horizontal shift registers, but by applying the gist of the present invention, it is possible to It is also possible to allocate signal charges to horizontal shift registers.
以上述べたように、本発明によれば水平方向に
高密度の電荷結合半導体装置が実現できる。 As described above, according to the present invention, a horizontally high-density charge-coupled semiconductor device can be realized.
第１図は従来の電荷結合半導体装置の垂直シフ
トレジスタと水平シフトレジスタとの接続部、第
２図は本発明による電荷結合半導体装置の垂直シ
フトレジスタと水平シフトレジスタとの接続部の
一実施例、第３図は本発明による電荷結合半導体
装置の駆動波形の一例を示す。図において、１，
３１，３２は水平シフトレジスタの信号転送チヤ
ネル、２〜４，３３〜３７は垂直シフトレジスタ
の信号転送チヤネル、６〜１５，３８〜４７は水
平シフトレジスタの転送電極、１６，４８は垂直
シフトレジスタの転送電極、２１，４９，５０，
５１はトランスフアゲート電極である。
FIG. 1 shows a connection section between a vertical shift register and a horizontal shift register in a conventional charge-coupled semiconductor device, and FIG. 2 shows an embodiment of a connection section between a vertical shift register and a horizontal shift register in a charge-coupled semiconductor device according to the present invention. , FIG. 3 shows an example of a driving waveform of a charge-coupled semiconductor device according to the present invention. In the figure, 1,
31 and 32 are signal transfer channels of the horizontal shift register, 2 to 4 and 33 to 37 are signal transfer channels of the vertical shift register, 6 to 15 and 38 to 47 are transfer electrodes of the horizontal shift register, and 16 and 48 are vertical shift registers. transfer electrode, 21, 49, 50,
51 is a transfer gate electrode.
Claims (1)
スタ群と、該シフトレジスタ群の信号転送方向と
垂直方向に配置されたＭ行の水平シフトレジスタ
群とを有し、前記垂直シフトレジスタ群と前記水
平シフトレジスタ群の第一の水平シフトレジスタ
との間および前記Ｍ行の水平シフトレジスタ間に
は該水平シフトレジスタの信号転送方向と平行に
トランスフアゲート電極が配置された電荷結合半
導体装置において、前記Ｍ行の水平シフトレジス
タ間に配置されたトランスフアゲート電極を垂直
シフトレジスタの信号転送方向に複数の電極に分
け、これらの電極に転送パルスを印加して垂直シ
フトレジスタ群に近い側の電極から遠い側の電極
へ電荷を転送する手段を備えたことを特徴とする
電荷結合半導体装置。1 comprising a plurality of columns of vertical shift register groups made up of charge-coupled devices, and a horizontal shift register group of M rows arranged in a direction perpendicular to the signal transfer direction of the shift register group, wherein the vertical shift register group and the horizontal shift register group In the charge-coupled semiconductor device, a transfer gate electrode is arranged between the first horizontal shift register of the register group and between the M rows of horizontal shift registers in parallel to the signal transfer direction of the horizontal shift register. The transfer gate electrode placed between the horizontal shift registers is divided into multiple electrodes in the signal transfer direction of the vertical shift register, and a transfer pulse is applied to these electrodes to transfer the voltage from the electrode close to the vertical shift register group to the electrode far from the vertical shift register group. A charge-coupled semiconductor device comprising means for transferring charge to an electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191505A JPS6083299A (en) | 1983-10-13 | 1983-10-13 | Charge coupled semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191505A JPS6083299A (en) | 1983-10-13 | 1983-10-13 | Charge coupled semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083299A JPS6083299A (en) | 1985-05-11 |
| JPH0443358B2 true JPH0443358B2 (en) | 1992-07-16 |
Family
ID=16275764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191505A Granted JPS6083299A (en) | 1983-10-13 | 1983-10-13 | Charge coupled semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083299A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2583814Y2 (en) * | 1991-09-12 | 1998-10-27 | 三洋電機株式会社 | Solid-state imaging device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111491A (en) * | 1981-12-25 | 1983-07-02 | Nippon Kogaku Kk <Nikon> | Solid-state image pickup device |
-
1983
- 1983-10-13 JP JP58191505A patent/JPS6083299A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111491A (en) * | 1981-12-25 | 1983-07-02 | Nippon Kogaku Kk <Nikon> | Solid-state image pickup device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083299A (en) | 1985-05-11 |
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